JPS6211068B2 - - Google Patents
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- JPS6211068B2 JPS6211068B2 JP8617080A JP8617080A JPS6211068B2 JP S6211068 B2 JPS6211068 B2 JP S6211068B2 JP 8617080 A JP8617080 A JP 8617080A JP 8617080 A JP8617080 A JP 8617080A JP S6211068 B2 JPS6211068 B2 JP S6211068B2
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- pattern
- etched
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- 238000000034 method Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 238000001039 wet etching Methods 0.000 description 3
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- 239000000463 material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
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Landscapes
- ing And Chemical Polishing (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明はエツチング方法、特に大規模集積回路
LSIにおける微細パターンの加工方法に関し、よ
り詳しくは微細パターンの加工精度を高めるため
のパターン形状作成方法に関するものである。
LSIにおける微細パターンの加工方法に関し、よ
り詳しくは微細パターンの加工精度を高めるため
のパターン形状作成方法に関するものである。
LSIの集積度が高まるにつれてパターンの微細
化が進み、それに応じて加工精度がきわめて高い
パターンが要求されるようになつてきた。例え
ば、64KMOSメモリーの電極配線を形成する場
合において、アルミニウム（Al）またはアルミ
ニウム―シリコン合金層を、厚さ１μ、幅２μの
配線を、幅の精度を±10％に加工する必要があ
る。
化が進み、それに応じて加工精度がきわめて高い
パターンが要求されるようになつてきた。例え
ば、64KMOSメモリーの電極配線を形成する場
合において、アルミニウム（Al）またはアルミ
ニウム―シリコン合金層を、厚さ１μ、幅２μの
配線を、幅の精度を±10％に加工する必要があ
る。
現在の技術において、かかる加工は例えば次の
様に行なわれる。第１図ａの断面図に示す様に、
基板１００の表面に各素子（図示せず）を形成
し、所作の絶縁層２００及び所定の電極窓（図示
せず）等を形成した後、配線層であるAl膜１を
例えば蒸着又はスパツタリング等で形成して、通
常のフオトリソグラフイによりAl膜１をパター
ニングする。上記フオリリソグラフイとは、フオ
トレジスト２を塗布した後、紫外線もしくは遠紫
外線の照射による露光または電子ビーム露光等に
よりフオトレジスト２を露光しパターニングし、
そのパターニングされたフオトレジスタ２をマス
クにして、Al膜１をエツチングして図中２′の如
くパターニングするものである。この時のエツチ
ングにはウエツトエツチングやドライエツチング
がある。
様に行なわれる。第１図ａの断面図に示す様に、
基板１００の表面に各素子（図示せず）を形成
し、所作の絶縁層２００及び所定の電極窓（図示
せず）等を形成した後、配線層であるAl膜１を
例えば蒸着又はスパツタリング等で形成して、通
常のフオトリソグラフイによりAl膜１をパター
ニングする。上記フオリリソグラフイとは、フオ
トレジスト２を塗布した後、紫外線もしくは遠紫
外線の照射による露光または電子ビーム露光等に
よりフオトレジスト２を露光しパターニングし、
そのパターニングされたフオトレジスタ２をマス
クにして、Al膜１をエツチングして図中２′の如
くパターニングするものである。この時のエツチ
ングにはウエツトエツチングやドライエツチング
がある。
上記エツチング工程の特に等方性エツチングの
場合は、横方向のエツチングにより図示（破線で
示す）する様にパターニングされる。
場合は、横方向のエツチングにより図示（破線で
示す）する様にパターニングされる。
この様なエツチング工程においては、横方向に
エツチングされる量はパターン間隔によつて影響
される。そのためパターンの密度に違いがあれ
ば、それに伴い出来上つたパターンの寸法に差が
生ずることが見出された。
エツチングされる量はパターン間隔によつて影響
される。そのためパターンの密度に違いがあれ
ば、それに伴い出来上つたパターンの寸法に差が
生ずることが見出された。
本発明は上記したような従来技術における障害
を除去するものであり、エツチングされるべき領
域を一定の幅にすることによりパターン密度の精
密度を高めるもので、そのために、パターン間隔
や疎なところにダミーパターンを設けるものであ
る。以下、本発明の方法の一実施例を添付図面を
例に説明する。
を除去するものであり、エツチングされるべき領
域を一定の幅にすることによりパターン密度の精
密度を高めるもので、そのために、パターン間隔
や疎なところにダミーパターンを設けるものであ
る。以下、本発明の方法の一実施例を添付図面を
例に説明する。
第１図ａの断面図でフオトレジスト２の間の間
隔は紫外線照射を用いる場合には３μ位に設定さ
れる。かかるものを、例えばエツチング剤を用い
ウエツトエツチングでAlをエツチングすると、
破線で限定される領域３がエツチングされ、フオ
トレジスト２の直下のAlが残るのであるが、フ
オトレジスト２の間が図示されるようにほぼ均一
に狭いものであると、横方向のサイドエツチング
の量は、破線で示すようにほぼ均一に、しかもさ
ほど深くない程度に進行する。その結果、図中３
の領域は均一にエツチングされ、後に残つたAl
の配線パターン２′はところが、フオトレジスト
２″が単独に第１図ｂに示されるように他のフオ
トレジストパターンから離れて配置されるとき、
サイドエツチングはｂに破線で示されるように、
ａの場合に比べてかなり進んでいることが確認さ
れた。そうなると、フオトレジスト２″の直下の
Alの幅はａにおけるAl配線パターン２′に比べて
より狭くなる。このことは、配線のパターンの精
度を低下させる。つまり、エツチングされるべき
領域が狭いと横方向のエツチングすなわちサイド
エツチングの量は少ないが、その領域の間隔が広
いとサイドエツチングの量が大になり、その結果
配線パターンは全体的に精密度が均一でない、と
いうことが確認された。
隔は紫外線照射を用いる場合には３μ位に設定さ
れる。かかるものを、例えばエツチング剤を用い
ウエツトエツチングでAlをエツチングすると、
破線で限定される領域３がエツチングされ、フオ
トレジスト２の直下のAlが残るのであるが、フ
オトレジスト２の間が図示されるようにほぼ均一
に狭いものであると、横方向のサイドエツチング
の量は、破線で示すようにほぼ均一に、しかもさ
ほど深くない程度に進行する。その結果、図中３
の領域は均一にエツチングされ、後に残つたAl
の配線パターン２′はところが、フオトレジスト
２″が単独に第１図ｂに示されるように他のフオ
トレジストパターンから離れて配置されるとき、
サイドエツチングはｂに破線で示されるように、
ａの場合に比べてかなり進んでいることが確認さ
れた。そうなると、フオトレジスト２″の直下の
Alの幅はａにおけるAl配線パターン２′に比べて
より狭くなる。このことは、配線のパターンの精
度を低下させる。つまり、エツチングされるべき
領域が狭いと横方向のエツチングすなわちサイド
エツチングの量は少ないが、その領域の間隔が広
いとサイドエツチングの量が大になり、その結果
配線パターンは全体的に精密度が均一でない、と
いうことが確認された。
かかる現象を検討した結果、エツチングされる
べき領域を一定の幅にすると、サイドエツチング
は均一にしかもそれほど深くない程度に進むこと
が判明した。従つて、レジストパターンを太いも
のにし、かつ、エツチングされるべき幅を標準化
した幅（例えば３μ）にすると、良好な結果が得
られる。従来の例によると、チツプの中心部分で
は配線パターンは密であるが、チツプの周辺部の
配線パターンは疎であることが多い。エツチング
の結果得られるべき配線パターンつまりフオトレ
ジストのパターンが疎であるときに、その部分の
サイドエツチングを中心部におけるサイドエツチ
ングの量と同じ程度に進めさせることが本発明の
目的である。
べき領域を一定の幅にすると、サイドエツチング
は均一にしかもそれほど深くない程度に進むこと
が判明した。従つて、レジストパターンを太いも
のにし、かつ、エツチングされるべき幅を標準化
した幅（例えば３μ）にすると、良好な結果が得
られる。従来の例によると、チツプの中心部分で
は配線パターンは密であるが、チツプの周辺部の
配線パターンは疎であることが多い。エツチング
の結果得られるべき配線パターンつまりフオトレ
ジストのパターンが疎であるときに、その部分の
サイドエツチングを中心部におけるサイドエツチ
ングの量と同じ程度に進めさせることが本発明の
目的である。
その目的を達成するために、本発明の方法にお
いては、第２図の断面図に示されるようにダミー
パターンを設けるのである。１００は基板、２０
０は絶縁膜等の所手の層である。図において、
Al層１１から３つのAl配線パターン１２′ａ，１
２′ｂ，１２′ｃを得るためのマスクであるフオト
レジストのパターン１２ａ，１２ｃ，１２ｃが示
されるが、フオトレジストのパターン１２ａ，１
２ｂは例えば３μの間隔で配置されるが、パター
ン１２ｂ，１２ｃはかなりの間隔をおいている。
かかる配置のものをエツチング剤を用いてウエツ
トエツチング等の等方性エツチングしたとすれ
ば、フオトレジストのパターン１２ｃの下では第
１図ｂに示されるようなサイドエツチングが進
み、その結果得られるAl配線パターン１２′ｃは
その幅が他のAl配線パターン１２′ａ，１２′ｂ
の幅に比べてより小になるであろう。かかる好ま
しくない結果を回避するために、本発明の方法に
おいては図に示すようにAl配線パターンが形成
されない領域にフオトレジストのダミーパターン
１４を用意し、すべてのフオトレジストパターン
の間のそれぞれの間隔が狭い標準化なされた例え
ば３μの均一な幅１３になるようにする。そうす
ると、前記したように等方性エツチングすると、
その結果得られるAl配線パターンは第１図ａに
示されるようなものになり、良好な精度の配線パ
ターンが得られる。ダミーパターン１４の数と幅
はそれが埋めるべき間隔の大小に応じて適宜定め
うる。
いては、第２図の断面図に示されるようにダミー
パターンを設けるのである。１００は基板、２０
０は絶縁膜等の所手の層である。図において、
Al層１１から３つのAl配線パターン１２′ａ，１
２′ｂ，１２′ｃを得るためのマスクであるフオト
レジストのパターン１２ａ，１２ｃ，１２ｃが示
されるが、フオトレジストのパターン１２ａ，１
２ｂは例えば３μの間隔で配置されるが、パター
ン１２ｂ，１２ｃはかなりの間隔をおいている。
かかる配置のものをエツチング剤を用いてウエツ
トエツチング等の等方性エツチングしたとすれ
ば、フオトレジストのパターン１２ｃの下では第
１図ｂに示されるようなサイドエツチングが進
み、その結果得られるAl配線パターン１２′ｃは
その幅が他のAl配線パターン１２′ａ，１２′ｂ
の幅に比べてより小になるであろう。かかる好ま
しくない結果を回避するために、本発明の方法に
おいては図に示すようにAl配線パターンが形成
されない領域にフオトレジストのダミーパターン
１４を用意し、すべてのフオトレジストパターン
の間のそれぞれの間隔が狭い標準化なされた例え
ば３μの均一な幅１３になるようにする。そうす
ると、前記したように等方性エツチングすると、
その結果得られるAl配線パターンは第１図ａに
示されるようなものになり、良好な精度の配線パ
ターンが得られる。ダミーパターン１４の数と幅
はそれが埋めるべき間隔の大小に応じて適宜定め
うる。
ダミーパターン１４の下には不用なAl線１
４′が残るが、Al線１４′が正規のAl配線パター
ン１２′ａ，１２′ｂ，１２′ｃから分離されるよ
うにマヅクのダミーパターン１４を形成する。そ
うすると、Al線１４′はAl配線パターン１２′
ａ，１２′ｂ，１２′ｃに影響することはない。従
つて、ダミーパターン１４を設けるだけで、それ
以外なんらの工程を要することなく、精密度の高
いAl配線パターン１２′ａ，１２′ｂ，１２′ｃが
得られる。
４′が残るが、Al線１４′が正規のAl配線パター
ン１２′ａ，１２′ｂ，１２′ｃから分離されるよ
うにマヅクのダミーパターン１４を形成する。そ
うすると、Al線１４′はAl配線パターン１２′
ａ，１２′ｂ，１２′ｃに影響することはない。従
つて、ダミーパターン１４を設けるだけで、それ
以外なんらの工程を要することなく、精密度の高
いAl配線パターン１２′ａ，１２′ｂ，１２′ｃが
得られる。
以上の実施例はAl層をフオトレジストのマス
クによりエツチングする場合について本発明を実
施した場合について説明する。本発明の方法は、
Al層のエツチングに限らずポリシリコン等他の
物質の膜をエツチングする場合、及びフオトレジ
ストに限らずSiO2膜等他の物質をマスクとして
行なう場合等にも適用できるものである。
クによりエツチングする場合について本発明を実
施した場合について説明する。本発明の方法は、
Al層のエツチングに限らずポリシリコン等他の
物質の膜をエツチングする場合、及びフオトレジ
ストに限らずSiO2膜等他の物質をマスクとして
行なう場合等にも適用できるものである。
第１図は従来技術によるAl層の上のフオトレ
ジストの配置を示す断面図、第２図は本発明の方
法によるフオトレジストの配置を示す断面図であ
る。 図において、１００は基板、２００は所定の
層、１，１１はAl層（被エツチング層）、２，１
２′ａ，１２′ｂ，１２′ｃはフオトレジスト（マ
スク）２，１２′ａ，１２′ｂ，１２′ｃはAl配線
パターン、３，１３は幅、１４はフオトレジスト
等のマスクのダミーパターン、１４′はダミーパ
ターン１４の下のAl線をそれぞれ示す。
ジストの配置を示す断面図、第２図は本発明の方
法によるフオトレジストの配置を示す断面図であ
る。 図において、１００は基板、２００は所定の
層、１，１１はAl層（被エツチング層）、２，１
２′ａ，１２′ｂ，１２′ｃはフオトレジスト（マ
スク）２，１２′ａ，１２′ｂ，１２′ｃはAl配線
パターン、３，１３は幅、１４はフオトレジスト
等のマスクのダミーパターン、１４′はダミーパ
ターン１４の下のAl線をそれぞれ示す。
Claims (1)
- １ 基板上に形成された被エツチング層の上に所
定のマスクパターンを形成して該被エツチング層
をエツチングしてパターニングするエツチング方
法において、隣り合う該マスクパターンの間にダ
ミーパターンを該マスクパターンとは所定の距離
離隔して設け、該マスクパターン及び該ダミーパ
ターンの相互間の距離を略一定にしてエツチング
を行なうことを特徴とするエツチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8617080A JPS5713180A (en) | 1980-06-25 | 1980-06-25 | Etching method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8617080A JPS5713180A (en) | 1980-06-25 | 1980-06-25 | Etching method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5713180A JPS5713180A (en) | 1982-01-23 |
| JPS6211068B2 true JPS6211068B2 (ja) | 1987-03-10 |
Family
ID=13879276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8617080A Granted JPS5713180A (en) | 1980-06-25 | 1980-06-25 | Etching method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5713180A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5941839A (ja) * | 1982-08-31 | 1984-03-08 | Fujitsu Ltd | パタ−ン形成方法 |
| JPS5950527A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 半導体装置 |
| JPS60148118A (ja) * | 1984-01-13 | 1985-08-05 | Toshiba Corp | 半導体装置 |
| JPH0658947B2 (ja) * | 1984-02-24 | 1994-08-03 | 株式会社日立製作所 | 半導体メモリ装置の製法 |
| JPS62503204A (ja) * | 1985-06-28 | 1987-12-17 | アメリカン テレフオン アンド テレグラフ カムパニ− | ドライエッチングを含むデバイスの製作プロセス |
| JPS6289331A (ja) * | 1985-10-16 | 1987-04-23 | Toshiba Corp | 微細パタ−ンの加工方法 |
| JPS62123722A (ja) * | 1985-11-22 | 1987-06-05 | Nec Corp | 半導体装置 |
| JPH07101683B2 (ja) * | 1986-07-29 | 1995-11-01 | 株式会社東芝 | 半導体装置のパタ−ン形成方法 |
| JPS63138738A (ja) * | 1986-12-01 | 1988-06-10 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JPH04142739A (ja) * | 1990-10-03 | 1992-05-15 | Nec Corp | 半導体集積回路装置 |
-
1980
- 1980-06-25 JP JP8617080A patent/JPS5713180A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5713180A (en) | 1982-01-23 |
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