JPS63236319A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63236319A JPS63236319A JP62071268A JP7126887A JPS63236319A JP S63236319 A JPS63236319 A JP S63236319A JP 62071268 A JP62071268 A JP 62071268A JP 7126887 A JP7126887 A JP 7126887A JP S63236319 A JPS63236319 A JP S63236319A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- pattern
- patterns
- wiring patterns
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 abstract description 10
- 230000000694 effects Effects 0.000 abstract description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- 239000004020 conductor Substances 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 3
- 239000004411 aluminium Substances 0.000 abstract 3
- 229910052751 metal Inorganic materials 0.000 abstract 1
- 239000002184 metal Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000018109 developmental process Effects 0.000 description 2
- 210000001015 abdomen Anatomy 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に配線パター
ンの形成を写真蝕刻法により行う半導体装置の製造方法
に関する。
ンの形成を写真蝕刻法により行う半導体装置の製造方法
に関する。
従来、半導体装置の配線パターンを形成する場合、ウェ
ーハ全面にアルミ等の導電材料を蒸着またはスパッタリ
ングする工程と、前記導電材料の上にホトレジストを塗
布する工程と、露光装置により必要なパターンをウェー
ハ上に転写する工程と、現像およびエツチング等を行う
工程とを実施し所望のパターンを得ていた。
ーハ全面にアルミ等の導電材料を蒸着またはスパッタリ
ングする工程と、前記導電材料の上にホトレジストを塗
布する工程と、露光装置により必要なパターンをウェー
ハ上に転写する工程と、現像およびエツチング等を行う
工程とを実施し所望のパターンを得ていた。
上述した従来の半導体装置の製造方法、特に配線パター
ンの形成方法においては、配線パターンの密度差により
エツチング速度が異なる現象、すなわちローディング効
果により配線パターン幅の寸法精度が悪くなること、更
には配線パターンの微細化が進むにつれてローディング
効果も顕著になること等の欠点がある。
ンの形成方法においては、配線パターンの密度差により
エツチング速度が異なる現象、すなわちローディング効
果により配線パターン幅の寸法精度が悪くなること、更
には配線パターンの微細化が進むにつれてローディング
効果も顕著になること等の欠点がある。
特に、配線パターン密度の粗なる箇所ではオーバーエツ
チングによる断線が生じやすく、半導体装置の製造歩留
りおよび信頼性に問題があった。
チングによる断線が生じやすく、半導体装置の製造歩留
りおよび信頼性に問題があった。
本発明の目的は配線パターン幅の寸法精度を向上させ、
もって製造歩留りおよび信頼性を向上させる半導体装置
の製造方法を提供することにある。
もって製造歩留りおよび信頼性を向上させる半導体装置
の製造方法を提供することにある。
本発明における半導体装置の製造方法は、必要となる配
線パターンに対して一定の間隔を有する線状もしくは破
線状のタミーパターンをマスク上に設ける工程を含んで
構成される。
線パターンに対して一定の間隔を有する線状もしくは破
線状のタミーパターンをマスク上に設ける工程を含んで
構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を説明するためのパター
ン図であり、ステッパ用５倍レティクル上のパターン図
である。
ン図であり、ステッパ用５倍レティクル上のパターン図
である。
第１図に示すように、幅が１２μｍの配線パターン１．
２があり、この配線パターン１．２に対して一定の間隔
１２μｍを保って幅３μｍの線状のダミーパターン３．
４および５を設ける。尚、配線パターン１，２相互の最
小間隔は１２μｍとする。
２があり、この配線パターン１．２に対して一定の間隔
１２μｍを保って幅３μｍの線状のダミーパターン３．
４および５を設ける。尚、配線パターン１，２相互の最
小間隔は１２μｍとする。
このように設定されたレティクルを用いて配線パターン
１，２を形成する場合、まず配線用の導電材料として膜
厚が約１μｍのアルミニウム金属層をウェーハ全面に蒸
着またはスパッタリングする。次に、このアルミニウム
金属層の上にホトレジストを塗布し、１１５縮小投影型
露光装置を用いて露光する。しかる後、現像工程を経て
前記アルミニウム金属層のエツチングを行なう。
１，２を形成する場合、まず配線用の導電材料として膜
厚が約１μｍのアルミニウム金属層をウェーハ全面に蒸
着またはスパッタリングする。次に、このアルミニウム
金属層の上にホトレジストを塗布し、１１５縮小投影型
露光装置を用いて露光する。しかる後、現像工程を経て
前記アルミニウム金属層のエツチングを行なう。
このとき、ウェーハ上に転写された配線パターン１ある
いは２は隣接する配線パターン２あるいは１およびダミ
ーパターン３，４．５により間隔が一定に保たれている
ため、露光時、現像時およびエツチング時にローディン
グ効果の影響を受けることなくパターンの形成が行なわ
れる。一方、線状のダミーパターン３．４．５について
みると、隣接する配線パターン１．２に近い側面はロー
ディング効果の影響を受けないが、配線パターン１．２
に遠い方の側面はローディング効果が伴うためエツチン
グ等が加速される。
いは２は隣接する配線パターン２あるいは１およびダミ
ーパターン３，４．５により間隔が一定に保たれている
ため、露光時、現像時およびエツチング時にローディン
グ効果の影響を受けることなくパターンの形成が行なわ
れる。一方、線状のダミーパターン３．４．５について
みると、隣接する配線パターン１．２に近い側面はロー
ディング効果の影響を受けないが、配線パターン１．２
に遠い方の側面はローディング効果が伴うためエツチン
グ等が加速される。
また、エツチング時間の設定については、エツチング残
りをなくすために理論的に計算できるエツチング終了ま
での理論的所要時間の約５０％増のエツチング時間を設
定している。
りをなくすために理論的に計算できるエツチング終了ま
での理論的所要時間の約５０％増のエツチング時間を設
定している。
従って、線状のダミーパターン３，４．５はローディン
グ効果におけるエツチング速度の加速と相まってウェー
ハ上にパターンを残さないようにすることができる。
グ効果におけるエツチング速度の加速と相まってウェー
ハ上にパターンを残さないようにすることができる。
第２図は本発明の第二の実施例を説明するためのパター
ン図である。
ン図である。
第２図に示すように、配線パターン１，２に対し、マス
ク上に破線状のダミーパターン１３゜１４および１５を
設けたものである。この第二の実施例においても、配線
パターン１，２と破線状のダミーパターンとは等間隔に
形成されており、その結果、全面のエツチング速度をほ
ぼ均一にすることができる。従って、配線パターン幅の
寸法精度を向上させることができる。
ク上に破線状のダミーパターン１３゜１４および１５を
設けたものである。この第二の実施例においても、配線
パターン１，２と破線状のダミーパターンとは等間隔に
形成されており、その結果、全面のエツチング速度をほ
ぼ均一にすることができる。従って、配線パターン幅の
寸法精度を向上させることができる。
以上説明したように、本発明は配線パターンに対して一
定の間隔を有する線状もしくは破線状のダミーパターン
をマスク上に設けることにより、配線パターン幅の寸法
精度を向上させることができ、半導体装置の製造歩留り
および信頼性を向上させる効果ある。
定の間隔を有する線状もしくは破線状のダミーパターン
をマスク上に設けることにより、配線パターン幅の寸法
精度を向上させることができ、半導体装置の製造歩留り
および信頼性を向上させる効果ある。
また、本発明においてはダミーパターンがウェーハ上に
残らないため、半導体装置の特性に影響を与えないこと
、および外観チェックにも支障をきたさないで済む効果
もある。
残らないため、半導体装置の特性に影響を与えないこと
、および外観チェックにも支障をきたさないで済む効果
もある。
第１図は本発明の第一の実施例を説明するためのパター
ン図、第２図は本発明の第二の実施例を説明するための
パターン図である。 １．２・・・配線パターン、３．４．５・・・線状のダ
ミーパターン、１３，１４．１５・・・破線状のダミー
パターン。 、・、想 代理人 弁理士 内 原 音ト二（ （ν
ン図、第２図は本発明の第二の実施例を説明するための
パターン図である。 １．２・・・配線パターン、３．４．５・・・線状のダ
ミーパターン、１３，１４．１５・・・破線状のダミー
パターン。 、・、想 代理人 弁理士 内 原 音ト二（ （ν
Claims (1)
- 配線パターンの形成工程を含む半導体装置の製造方法
において、必要となる配線パターンに対して一定の間隔
を有する線状もしくは破線状のダミーパターンをマスク
上に設ける工程を含んでいることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071268A JPS63236319A (ja) | 1987-03-24 | 1987-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071268A JPS63236319A (ja) | 1987-03-24 | 1987-03-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63236319A true JPS63236319A (ja) | 1988-10-03 |
Family
ID=13455802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62071268A Pending JPS63236319A (ja) | 1987-03-24 | 1987-03-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63236319A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436095A (en) * | 1991-07-11 | 1995-07-25 | Hitachi, Ltd. | Manufacturing method or an exposing method for a semiconductor device for a semiconductor integrated circuit device and a mask used therefor |
| US5652465A (en) * | 1994-12-26 | 1997-07-29 | Fujitsu Limited | Semiconductor device having dummy patterns and an upper insulating layer having cavities |
| WO1999010777A1 (de) * | 1997-08-21 | 1999-03-04 | Siemens Aktiengesellschaft | Anordnung zur übertragung von strukturen |
| US5998814A (en) * | 1997-03-27 | 1999-12-07 | Yamaha Corporation | Semiconductor device and fabrication method thereof |
| US6099992A (en) * | 1994-12-12 | 2000-08-08 | Fujitsu Limited | Method for designing reticle, reticle, and method for manufacturing semiconductor device |
| US6899543B2 (en) | 2002-11-15 | 2005-05-31 | Infineon Technologies Ag | Test structure for determining the electrical loadability of contacts |
| JP2006332344A (ja) * | 2005-05-26 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| WO2010070186A1 (en) * | 2008-12-15 | 2010-06-24 | Upm Raflatac Oy | Method for manufacturing a component by etching |
| US8482498B2 (en) | 2008-11-07 | 2013-07-09 | Au Optronics Corp. | Liquid crystal display panel |
| JP2016171205A (ja) * | 2015-03-12 | 2016-09-23 | 株式会社東芝 | 半導体装置、及び、半導体装置の製造方法 |
-
1987
- 1987-03-24 JP JP62071268A patent/JPS63236319A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436095A (en) * | 1991-07-11 | 1995-07-25 | Hitachi, Ltd. | Manufacturing method or an exposing method for a semiconductor device for a semiconductor integrated circuit device and a mask used therefor |
| US6553274B1 (en) | 1994-12-12 | 2003-04-22 | Fujitsu Limited | Method for designing reticle, reticle, and method for manufacturing semiconductor device |
| US6099992A (en) * | 1994-12-12 | 2000-08-08 | Fujitsu Limited | Method for designing reticle, reticle, and method for manufacturing semiconductor device |
| US5946557A (en) * | 1994-12-26 | 1999-08-31 | Fujitsu Ltd. | Method of manufacturing a semiconductor device having dummy patterns and an upper insulating layer having cavities |
| US5652465A (en) * | 1994-12-26 | 1997-07-29 | Fujitsu Limited | Semiconductor device having dummy patterns and an upper insulating layer having cavities |
| US5998814A (en) * | 1997-03-27 | 1999-12-07 | Yamaha Corporation | Semiconductor device and fabrication method thereof |
| US6080652A (en) * | 1997-03-27 | 2000-06-27 | Yamaha Corporation | Method of fabricating a semiconductor device having a multi-layered wiring |
| WO1999010777A1 (de) * | 1997-08-21 | 1999-03-04 | Siemens Aktiengesellschaft | Anordnung zur übertragung von strukturen |
| US6899543B2 (en) | 2002-11-15 | 2005-05-31 | Infineon Technologies Ag | Test structure for determining the electrical loadability of contacts |
| JP2006332344A (ja) * | 2005-05-26 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP4675159B2 (ja) * | 2005-05-26 | 2011-04-20 | パナソニック株式会社 | 半導体装置 |
| US8482498B2 (en) | 2008-11-07 | 2013-07-09 | Au Optronics Corp. | Liquid crystal display panel |
| WO2010070186A1 (en) * | 2008-12-15 | 2010-06-24 | Upm Raflatac Oy | Method for manufacturing a component by etching |
| US8448874B2 (en) | 2008-12-15 | 2013-05-28 | Smartrac Ip B.V. | Method for manufacturing a component by etching |
| JP2016171205A (ja) * | 2015-03-12 | 2016-09-23 | 株式会社東芝 | 半導体装置、及び、半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5811512B2 (ja) | パタ−ン形成方法 | |
| JPS63236319A (ja) | 半導体装置の製造方法 | |
| JPS5851412B2 (ja) | 半導体装置の微細加工方法 | |
| JPS6211068B2 (ja) | ||
| KR0172255B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
| JPH0466345B2 (ja) | ||
| JPH0513384A (ja) | 微細パターンの形成方法 | |
| JPH0458167B2 (ja) | ||
| JPS5919355A (ja) | 半導体装置の製造方法 | |
| JPH04291345A (ja) | パターン形成方法 | |
| JPH01105538A (ja) | フォトレジストパターン形成方法 | |
| JPS61113062A (ja) | フオトマスク | |
| JP2580681B2 (ja) | 半導体装置の製造方法 | |
| JPS609342B2 (ja) | パタ−ンの作製法 | |
| KR100278742B1 (ko) | 고반사 물질의 미세 패턴 형성 방법 | |
| JP2626234B2 (ja) | 半導体装置の製造方法 | |
| JPS61202435A (ja) | 半導体装置の製造方法 | |
| JPS593953A (ja) | 半導体装置の製造方法 | |
| JPS59926A (ja) | アルミニウム膜の選択エツチング法 | |
| JP2570709B2 (ja) | エツチング方法 | |
| JPS60202441A (ja) | 半導体装置用パタ−ン形成マスク | |
| JPS5912437A (ja) | レジストパタ−ン形成方法 | |
| JPS61288426A (ja) | アルミニウム膜のテ−パエツチング方法 | |
| JPH02231722A (ja) | 配線パターン形成方法 | |
| JPH01265538A (ja) | 導体パターンの形成方法 |