KR0172255B1 - 반도체 소자의 금속 배선 형성방법 - Google Patents
반도체 소자의 금속 배선 형성방법 Download PDFInfo
- Publication number
- KR0172255B1 KR0172255B1 KR1019950004452A KR19950004452A KR0172255B1 KR 0172255 B1 KR0172255 B1 KR 0172255B1 KR 1019950004452 A KR1019950004452 A KR 1019950004452A KR 19950004452 A KR19950004452 A KR 19950004452A KR 0172255 B1 KR0172255 B1 KR 0172255B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- forming
- pattern
- oxide film
- layer
- Prior art date
Links
- 239000002184 metal Substances 0.000 title claims abstract description 88
- 238000000034 method Methods 0.000 title claims abstract description 37
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 45
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 24
- 238000000206 photolithography Methods 0.000 description 8
- 229910001111 Fine metal Inorganic materials 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/947—Subphotolithographic processing
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
본 발명은 반도체 소자의 금속 배선 형성방법을 개시한다. 개시된 본 발명은, 반도체 기판 또는 도전층 상부에 제1산화막을 형성하는 단계와, 제1금속층을 증착하고, 소정 부분 패터닝하여, 제1금속 패턴을 형성하는 단계와, 상기 제1금속 패턴과 상기 제1산화막의 일부분이 노출되도록 제1포토레지스트 패턴을 형성하는 단계와, 상기 제1포토레지스트 패턴을 마스크로 하여, 상기 노출된 제1금속 패턴을 식각하여, 미세 제1금속 배선을 형성하는 단계와, 상기 미세 제1금속 배선 사이에 제2산화막을 매립시키는 단계와, 상기 제1금속 배선 상부에 제2포토레지스트 패턴을 형성하는 단계로, 상기 제2포토레지스트 패턴의 저부 중앙에는 제1금속 배선이 존재하고, 양측에는 제2산화막이 존재하도록 제2포토레지스트 패턴을 형성하는 단계와, 상기 제2포토레지스트 패턴을 마스크로 하여, 상기 제2산화막을 식각하는 단계와, 상기 제2산화막 사이의 공간에 제2금속 배선을 형성하는 단계를 포함하며, 상기 제1금속 패턴의 패턴간의 거리와 패턴의 선폭은 노광 한계치이다.
Description
제1도는 종래의 패턴 형성 방법을 보인 단면도.
제2도 내지 제8도는 본 발명의 일시예에 따른 반도체 소자의 금속 배선 형성방법을 보인 요부 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 제1산화막
3 : 제1금속층 3a : 제1금속 패턴
3b : 미세 제1금속 배선 4, 5, 7 : 포토레지스터 패턴
6 : 제2산화막 8 : 제2금속 배선
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 보다 구체적으로는 일반적인 포토리소그래피(photlithography) 공정을 이용하여 노광 한계치 보다 작은 금속 패턴을 갖으면서, 동일 평면상에 선폭이 다른 금속 배선을 형성할 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화, 고집적화가 진행되고 있고, 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있다. 또한 패턴의 치수도 고정밀화 되어지고, 금속 배선 형성공정에 있어서도 미세한 선폭 및 미세한 간격을 갖는 금속 배선이 요구되는 추세이다.
일반적으로 반도체 소자의 제조에 있어서, 패턴은 감광성 중합체 패턴을 마스크로 하여 하층 박막을 식각하는 리소그래피 공정을 이용하고 있는바, 종래의 리소그래피 공정에 의한 미세 패턴 형성 방법을 제1도에 의거하여 자세히 살펴보면 다음과 같다.
먼저 반도체 기판(1) 상부에 산화막(2)을 형성하고, 그 상부에 제1금속층(도시되지 않음)을 형성한 다음, 포토리소그래피의 일련의 공정에 의하여 포토레지스트 패턴(4)을 형성한다. 그 후, 식각 공정에 의하여 상기 포토레지스트 패턴(4)을 마스크로 하여 하부의 제1금속 패턴(3a)을 이룬다. 도면에서의 금속 패턴간의 간격 A는 일반적인 포토리소그라피 방식으로 형성할 수 있는 포토레지스트 패턴간의 최소 간격이며, 제1금속 패턴(3a)의 폭 역시 최소 선폭이다.
이와같은 종래의 포토레지스트에 의한 패턴 형성 공정은 광의 회절로 인하여 공정 능력의 한계가 있으며, 포토리소그래피 공정으로 형성 가능한 패턴의 한계, 즉, 해상도는 포토레지스트 공정의 중요한 변수이며 하기의 레이레이식(Rayleigh's equation)에 의해 결정된다.
R = k (λ/NA)
여기서, R은 해상도, λ는 광원의 파장, NA는 노광장비의 렌즈 개구수이고, k는 공정 관련 상수로서 공정 능력에 따라 변하는 값이지만, 양산단계에서는 약 0.7 정도이다.
이때, 광원으로 I선을 이용하게 되면 상기 파장(λ)은 약 0.356㎛이고, G선을 광원으로 이용하게 되면 파장(λ)으로 0.436㎛이 대입되어, 렌즈의 개구부의 수를 0.5로 할 때, 패턴의 해상도(R) 즉, 노광 한계는 0.5 내지 0.6㎛가 된다.
그러나, 현재 고집적화된 반도체 소자 즉, 0.5㎛ 이하의 유효채널길이를 갖는 반도체 소자에서는 0.5㎛ 이하의 선폭을 갖는 패턴이 요구되므로, 상기한 노광 한계로는 현재의 고집적화된 반도체 소자에 적용하기 어렵다.
이로 인하여, 해상도를 더욱 작게하기 위하여는 새로운 노광 장비 및 광원이 요구되었다. 그러나, 새로운 노광 장비와 광원의 도입은 제조 비용을 상승시키는 원인이 된다.
따라서 본 발명은 추가되는 장비 및 새로운 광원의 도입없이, 기존의 포토리소그라피 공정을 이용하여 포토레지스트 패턴의 최소 선폭 보다 작은 반도체 소자의 금속 배선 형성방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판 또는 도전층 상부에 제1산화막을 형성하는 단계와, 제1금속층을 증착하고, 소정 부분 패터닝하여, 제1금속 패턴을 형성하는 단계와, 상기 제1금속 패턴과 상기 제1산화막의 일부분이 노출되도록 제1포토레지스트 패턴을 형성하는 단계와, 상기 제1포토레지스트 패턴을 마스크로 하여, 상기 노출된 제1금속 패턴을 식각하여, 미세 제1금속 배선을 형성하는 단계와, 상기 제1금속 배선 사이에 제2산화막을 매립시키는 단계와, 상기 제1금속 배선 상부에 제2포토레지스트 패턴을 형성하는 단계로, 상기 제2포토레지스트 패턴의 저부 중앙에는 제1금속 배선이 존재하고, 양측에는 제2산화막이 존재하도록 제2포토레지스트 패턴을 형성하는 단계와, 상기 제2포토레지스트 패턴을 마스크로 하여, 상기 제2산화막을 식각하는 단계와, 상기 제2산화막 사이에 공간에 제2금속 배선을 형성하는 단계를 포함하며, 상기 제1금속 패턴의 패턴간의 거리와 패턴의 선폭은 노광 한계치이다.
이하 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 자세히 살펴보기로 한다.
제2도 내지 제8도는 본 발명에 따른 미세 패턴 및 금속배선을 형성하기 위한 조제 단면도이다.
먼저, 제2도에 도시된 바와 같이, 소자가 형성된 반도체 기판(1)상부에 제1산화막(2)을 형성하고, 제1금속층(3)을 형성한 다음, 공지의 포토리소그라피 공정에 의하여 제1포토레지스트 패턴(4)을 형성한다. 이때, 상기 포토레지스트 패턴(4)의 패턴간의 간격은 일반적인 포토리소그라피 방식으로 형성가능한 노광 한계치이다. 또한, 제1포토레지스트 패턴(4)의 선폭또한 현재의 포토리소그라피 공정으로 형성할 수 있는 최소 선폭(노광 한계치)으로 형성함이 바람직하다.
그리고나서, 제3도에 도시된 바와 같이, 상기 최소 선폭의 제1포토레지스트 패턴(4)은 마스크로 하여 제1금속층(3)을 식각하여 제1금속 패턴(3a)을 형성한다. 그리고나서, 제1포토레지스트 패턴(4)을 공지의 방식으로 제거한다.
그후에, 제4도에서와 같이, 결과물 상부에 포토레지스트막(도시되지 않음)을 도포하고, 상기 제1금속 패턴(3a) 상부의 소정 부분이 노출될 수 있도록 노광 및 현상하여 제2포토레지스트 패턴(5)을 형성한다. 이때, 제2포토레지스트 패턴(5) 역시, 현재의 노광 기술로서 형성할 수 있는 최소한의 선폭 및 거리를 갖는다.
그 다음, 제5도에 도시된 바와 같이, 상기 k제2포토레지스트 패턴(5)을 마스크로 하여, 상기 노출된 제1금속 패턴(3a)을 식각하여, 미세 금속 패턴(3b) 즉, 제1금속 배선(3b)을 형성한다. 이때, 제1금속 배선(3b)은 제1금속 패턴(3a)보다 작은 선폭, 즉 현재의 노광 공정으로 형성할 수 있는 최소한의 선폭보다 더 작은 선폭을 갖게 되어, 추가 장비 또는 새로운 광원의 도입없이도, 현재의 노광 한계치보다 작은 선폭을 갖는 미세한 패턴을 형성하게 된다. 그리고 나서, 공지의 방식으로 제2포토레지스트 패턴(5)을 제거한다. 그후에, 상기 미세한 사이즈를 갖는 제1금속 배선(3b)이 형성된 제1산화막(2) 상부에 제1금속 배선(3b) 사이가 충분히 매립될 수 있을 만큼의 두께로 제2산화막(6)을 비교적 두껍게 형성한다. 그후, 상기 제2산화막(6)을 제1금속 배선(3b)을 식각정지층으로 하여, 플라즈마 식각을 이용한 일괄 식각한다. 이에따라, 제2산화막(6)은 제1금속 배선(3b) 사이에 충진되어지고, 제1금속 배선(3b)과 거의 동일한 높이를 갖게되어, 결과물이 평탄화되어 진다. 이때, 상기 플라즈마 식각을 이용한 일괄 식각방법 대신 화학적 기계적 연마방법등으로도 전면 식각을 이룰 수 있다. 이때, 제2산화막(6)은 상기 제1산화막(2)과 현저한 식각 선택비를 갖는 물질임이 바람직하다.
그리고나서, 제5도에서와 같이, 미세한 제1금속 배선(3b) 및 제2산화막(6) 상부에 포토레지스트막을 도포하고, 하부에 제1금속배선(3b)을 포함하도록 노광 및 현상하여 제3포토레지스트 패턴(7)을 형성한다. 바람직하게는, 제3포토레지스트 패턴(7)은 제1포토레지스트 패턴(4)과 동일 선폭 및 동일 현상(phase) 즉, 동일 위치에 형성된다. 이에 따라, 제3포토레지스트 패턴(7)의 저부 중앙에는 제1금속 배선(3b)이 존재하고, 양측에는 제2산화막(6)이 존재하게 되며, 이 제3포토레지스트 패턴(7)에 의하여 제2산화막(6)만이 노출되어진다.
그후, 제7도에서와 같이, 제3포토레지스트 패턴(7)을 식각 마스크로 하여 노출된 제2산화막(6)을 식각한다. 그리고나서, 제3포토레지스트 패턴(7)을 공지의 방식으로 제거한다.
그 다음으로, 제8도에서와 같이, 결과물 상부에 상기 제2산화막(6) 사이의 공간이 충분히 매립되도록 제2금속층(도시되지 않음)을 소정두께로 증착한다. 이어서, 상기 제2산화막(6)을 식각 정지층으로 하여 상기 제2금속층을 일괄 식각하여, 제2금속 배선(8)이 형성된다. 이러한 일괄 식각으로, 상기 제2금속 배선(8)은 상기 제1금속 배선(3b) 양 측부의 제2산화막(6) 사이의 공간에 충진된다. 이때, 제1금속 배선(3b)과 상기 제2금속 배선(8)은 서로 다른 선폭을 갖으며, 이 제1금속 배선(3b)과 제2금속 배선(8)간의 선폭차는 1000Å 이상이 되도록 한다. 이러한 방법으로, 미세한 간격을 가지면서, 선폭이 다른 금속 배선을 동일 평면상에 형성된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 포토레지스트의 최소 선폭보다 작은 미세 금속 패턴을 형성하기 위하여 기존의 최소 선폭의 포토레지스트 패턴을 이용하여 초미세한 금속 패턴을 형성하고, 이 초미세한 금속 패턴 양측에 금속 배선을 형성하므로써, 별도의 노광 장비 및 새로운 광원의 도입없이 미세한 금속 배선을 형성할 수 있다. 또한, 동일한 평면상에 미세한 간격을 가지면서 선폭이 서로 다른 금속 배선을 형성할 수 있다.
본 발명은 진술한 실시예에 한정되는 것이 아니며 본 발명의 기술적 사상에 의거한 여러 가지 변형이 가능하다.
Claims (7)
- 반도체 기판 또는 도전층 상부에 제1산화막을 형성하는 단계; 상기 제1금속층을 증착하고, 소정 부분 패터닝하여, 제1금속 패턴을 형성하는 단계; 상기 제1금속 패턴과 상기 제1 산화막의 일부분이 노출되도록 제1포토레지스트 패턴을 형성하는 단계; 상기 제1포토레지스트 패턴을 마스크로 하여, 상기 노출된 제1금속 패턴을 식각하여, 미세 제1금속 배선을 형성하는 단계; 상기 미세 제1금속 배선 사이에 제2산화막을 매립시키는 단계; 상기 제1금속 배선 상부에 제2포토레지스트 패턴을 형성하는 단계로, 상기 제2포토레지스트 패턴의 저부 중앙에는 제1금속 배선이 존재하고, 양측에는 제2산화막이 존재하도록 제2포토레지스트 패턴을 형성하는 단계; 상기 제2포토레지스트 패턴을 마스크로 하여, 상기 제2산화막을 식각하는 단계; 상기 제2산화막 사이의 공간에 제2금속 배선을 형성하는 단계를 포함하며, 상기 제1금속 패턴의 패턴간의 거리와 패턴의 선폭은 노광 한계치인 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제1항에 있어서, 상기 제1포토레지스트 패턴의 패턴간의 거리 및 선폭은 노광 한계치 정도인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제1항 또는 제2항에 있어서, 상기 제1금속 배선과 제2금속 배선간의 선폭차는 1000Å 이상인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제1항에 있어서, 상기 제2산화막을 매립시키는 단계는 상기 제2산화막을 상기 미세 제1금속 배선 사이가 충분히 매립되도록 두껍게 형성하는 단계; 상기 제2산화막을 상기 미세 제1금속 배선이 식각 정지층이 되도록 플라즈마 식각 방법에 의한 일괄 식각을 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제1항에 있어서, 상기 제2산화막을 매립시키는 단계는 상기 제2산화막을 상기 미세 제1금속 배선 사이가 충분히 매립되도록 두껍게 형성하는 단계; 상기 제2산화막을 상기 미세 제1금속 배선이 직각 정지층이 되도록 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제1항에 있어서, 상기 제2산화막 사이에 제2금속 배선을 형성하는 단계는, 상기 제2산화막 공간이 충분히 매립되도록 두껍게 금속층을 형성하는 단계; 상기 금속층을 제2산화막이 식각 정지층이 되도록 일괄식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 방법.
- 제1항에 있어서, 상기 제1산화막과 제2산화막은 식각비의 차이가 큰 물질인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950004452A KR0172255B1 (ko) | 1995-03-04 | 1995-03-04 | 반도체 소자의 금속 배선 형성방법 |
| DE19608211A DE19608211B4 (de) | 1995-03-04 | 1996-03-04 | Verfahren zur Ausbildung von feinen Metallmustern in Halbleitereinrichtungen |
| TW085102619A TW295698B (ko) | 1995-03-04 | 1996-03-04 | |
| GB9604608A GB2298738B (en) | 1995-03-04 | 1996-03-04 | Method for forming metal contacts in semiconductor devices |
| US08/610,716 US5670427A (en) | 1995-03-04 | 1996-03-04 | Method for forming metal contacts in semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950004452A KR0172255B1 (ko) | 1995-03-04 | 1995-03-04 | 반도체 소자의 금속 배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960035802A KR960035802A (ko) | 1996-10-28 |
| KR0172255B1 true KR0172255B1 (ko) | 1999-03-30 |
Family
ID=19409235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950004452A KR0172255B1 (ko) | 1995-03-04 | 1995-03-04 | 반도체 소자의 금속 배선 형성방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5670427A (ko) |
| KR (1) | KR0172255B1 (ko) |
| DE (1) | DE19608211B4 (ko) |
| GB (1) | GB2298738B (ko) |
| TW (1) | TW295698B (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298365A (en) | 1990-03-20 | 1994-03-29 | Hitachi, Ltd. | Process for fabricating semiconductor integrated circuit device, and exposing system and mask inspecting method to be used in the process |
| KR100214852B1 (ko) * | 1996-11-02 | 1999-08-02 | 김영환 | 반도체 디바이스의 금속 배선 형성 방법 |
| JPH1131850A (ja) * | 1997-07-10 | 1999-02-02 | Nec Corp | 半導体装置及びその製造方法 |
| KR100280622B1 (ko) * | 1998-04-02 | 2001-03-02 | 윤종용 | 반도체 장치의 콘택 형성 방법 |
| US6362117B1 (en) * | 1998-08-04 | 2002-03-26 | Texas Instruments Incorporated | Method of making integrated circuit with closely spaced components |
| US6511879B1 (en) | 2000-06-16 | 2003-01-28 | Micron Technology, Inc. | Interconnect line selectively isolated from an underlying contact plug |
| US6365496B1 (en) * | 2000-11-16 | 2002-04-02 | Stmicroelectronics, Inc. | Elimination of junction spiking using soft sputter etch and two step tin film during the contact barrier deposition process |
| US6867131B2 (en) * | 2002-08-29 | 2005-03-15 | Micron Technology, Inc. | Apparatus and method of increasing sram cell capacitance with metal fill |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD250400A1 (de) * | 1986-06-23 | 1987-10-08 | Mikroelektronik Zt Forsch Tech | Schablonenabbildungsverfahren zur verringerung des strukturrasters |
| JP2952887B2 (ja) * | 1989-05-20 | 1999-09-27 | 富士通株式会社 | 半導体装置およびその製造方法 |
| US5126006A (en) * | 1990-10-30 | 1992-06-30 | International Business Machines Corp. | Plural level chip masking |
| KR950011555B1 (ko) * | 1992-06-16 | 1995-10-06 | 현대전자산업주식회사 | 반도체 접속장치 및 그 제조방법 |
| KR950011556B1 (ko) * | 1992-07-03 | 1995-10-06 | 현대전자산업주식회사 | 반도체 접속장치 형성방법 |
| US5516625A (en) * | 1993-09-08 | 1996-05-14 | Harris Corporation | Fill and etchback process using dual photoresist sacrificial layer and two-step etching process for planarizing oxide-filled shallow trench structure |
-
1995
- 1995-03-04 KR KR1019950004452A patent/KR0172255B1/ko not_active IP Right Cessation
-
1996
- 1996-03-04 GB GB9604608A patent/GB2298738B/en not_active Expired - Fee Related
- 1996-03-04 DE DE19608211A patent/DE19608211B4/de not_active Expired - Fee Related
- 1996-03-04 US US08/610,716 patent/US5670427A/en not_active Expired - Lifetime
- 1996-03-04 TW TW085102619A patent/TW295698B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| GB2298738A (en) | 1996-09-11 |
| US5670427A (en) | 1997-09-23 |
| TW295698B (ko) | 1997-01-11 |
| DE19608211B4 (de) | 2004-11-18 |
| KR960035802A (ko) | 1996-10-28 |
| GB9604608D0 (en) | 1996-05-01 |
| DE19608211A1 (de) | 1996-09-05 |
| GB2298738B (en) | 1999-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2803999B2 (ja) | 半導体装置の微細パターン製造法 | |
| US6432619B2 (en) | Method for reducing photolithographic steps in a semiconductor interconnect process | |
| KR0172255B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR100443064B1 (ko) | 집적 회로내의 소규모 구조 형성을 위한 이미지 리버설 방법 | |
| JP2001351849A (ja) | 半導体装置の製造方法、並びに写真製版用マスクおよびその製造方法 | |
| US5776836A (en) | Self aligned method to define features smaller than the resolution limit of a photolithography system | |
| EP0779556B1 (en) | Method of fabricating a semiconductor device | |
| KR20010017089A (ko) | 반도체소자의 미세 패턴의 제조방법 | |
| KR0165399B1 (ko) | 미세패턴 형성방법 | |
| JPS6211068B2 (ko) | ||
| JPS63236319A (ja) | 半導体装置の製造方法 | |
| US6372647B1 (en) | Via masked line first dual damascene | |
| JPH04291345A (ja) | パターン形成方法 | |
| KR0179560B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR0179561B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR20020046040A (ko) | 반도체소자의 미세패턴 제조방법 | |
| KR100281891B1 (ko) | 반도체장치의 배선패턴 형성방법 | |
| KR100550895B1 (ko) | 반도체 제조 공정에 있어서의 미세 패턴 형성 방법 | |
| KR100197124B1 (ko) | 반도체 소자의 금속배선 제조방법 | |
| KR100350762B1 (ko) | 미세 패턴 형성 방법 | |
| KR0184954B1 (ko) | 반도체 소자의 금속배선 제조방법 | |
| KR0184955B1 (ko) | 반도체 소자의 금속배선 제조방법 | |
| KR100578222B1 (ko) | 반도체소자에서의 개선된 듀얼 대머신 공정 | |
| KR19990006078A (ko) | 반도체 소자의 오버레이 측정마크 형성방법 | |
| KR100333537B1 (ko) | 반도체소자의콘택제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050923 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |