JPS6323657B2 - - Google Patents
Info
- Publication number
- JPS6323657B2 JPS6323657B2 JP54102245A JP10224579A JPS6323657B2 JP S6323657 B2 JPS6323657 B2 JP S6323657B2 JP 54102245 A JP54102245 A JP 54102245A JP 10224579 A JP10224579 A JP 10224579A JP S6323657 B2 JPS6323657 B2 JP S6323657B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- resist film
- resist
- wiring
- irradiation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000010894 electron beam technology Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 238000005553 drilling Methods 0.000 claims description 2
- 230000001678 irradiating effect Effects 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 230000035945 sensitivity Effects 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000000992 sputter etching Methods 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- BAPJBEWLBFYGME-UHFFFAOYSA-N Methyl acrylate Chemical compound COC(=O)C=C BAPJBEWLBFYGME-UHFFFAOYSA-N 0.000 description 4
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 4
- 239000004926 polymethyl methacrylate Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000007738 vacuum evaporation Methods 0.000 description 3
- WQMWHMMJVJNCAL-UHFFFAOYSA-N 2,4-dimethylpenta-1,4-dien-3-one Chemical compound CC(=C)C(=O)C(C)=C WQMWHMMJVJNCAL-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 235000002918 Fraxinus excelsior Nutrition 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 206010070834 Sensitisation Diseases 0.000 description 1
- 239000002956 ash Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- KVBCYCWRDBDGBG-UHFFFAOYSA-N azane;dihydrofluoride Chemical compound [NH4+].F.[F-] KVBCYCWRDBDGBG-UHFFFAOYSA-N 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002576 ketones Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- NXMXPVQZFYYPGD-UHFFFAOYSA-N methyl 2-methylprop-2-enoate;methyl prop-2-enoate Chemical compound COC(=O)C=C.COC(=O)C(C)=C NXMXPVQZFYYPGD-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008313 sensitization Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/95—Multilayer mask including nonradiation sensitive layer
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/951—Lift-off
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Weting (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、詳しく
は電子線描画法を用いて、コンタクトと金属配線
の位置合せを高い精度で形成する方法に関する。
は電子線描画法を用いて、コンタクトと金属配線
の位置合せを高い精度で形成する方法に関する。
周知のように、各種半導体装置は、一般に、ホ
トリソグラフイーとよばれる技術を用いて製造さ
れる。この技術は、加工すべき面上にホトレジス
ト膜を被着して、所望のパターンを有するマスク
を介して露光を行い、現像して、上記パターンに
対応したレジストパターンを作つた後、乾式ある
いは湿式のエツチングを行なうものである。
トリソグラフイーとよばれる技術を用いて製造さ
れる。この技術は、加工すべき面上にホトレジス
ト膜を被着して、所望のパターンを有するマスク
を介して露光を行い、現像して、上記パターンに
対応したレジストパターンを作つた後、乾式ある
いは湿式のエツチングを行なうものである。
半導体装置を製造する際には、上記ホトレジス
ト膜の被着からエツチングに至る工程を、くり返
し行なう必要があるが、上記マスクを所定の位置
に置くたびに、若干の誤差が生ずるのは避けられ
ない。そのため、半導体装置を製造する際には、
マスク合わせの際に生ずる上記誤差に見合つただ
けの余裕を見込まねばならず、これが半導体装置
の集積度向上を妨げる大きな原因の一つになつて
いた。
ト膜の被着からエツチングに至る工程を、くり返
し行なう必要があるが、上記マスクを所定の位置
に置くたびに、若干の誤差が生ずるのは避けられ
ない。そのため、半導体装置を製造する際には、
マスク合わせの際に生ずる上記誤差に見合つただ
けの余裕を見込まねばならず、これが半導体装置
の集積度向上を妨げる大きな原因の一つになつて
いた。
このような問題を解決するため、セルフアライ
ン（自己整合）とよばれる方法が、上記余裕を見
込む必要のない方法として提案され、すでに多く
の場合について使用されている。
ン（自己整合）とよばれる方法が、上記余裕を見
込む必要のない方法として提案され、すでに多く
の場合について使用されている。
しかし、コンタクトの形式には、セルフアライ
ンは使用されておらず、配線間絶縁物に孔をあけ
て、コンタクトホールを形成する工程や金属膜を
選択エツチしてパターニングする工程は、やは
り、ホトリソグラフイーによつて行なわれてい
る。そのため、工程数の増加や複雑化、マスク合
わせの誤差にもとずく不良の発生やチツプの寸法
拡大など、好ましくないことが多く生じており、
改善が強く要望されていた。
ンは使用されておらず、配線間絶縁物に孔をあけ
て、コンタクトホールを形成する工程や金属膜を
選択エツチしてパターニングする工程は、やは
り、ホトリソグラフイーによつて行なわれてい
る。そのため、工程数の増加や複雑化、マスク合
わせの誤差にもとずく不良の発生やチツプの寸法
拡大など、好ましくないことが多く生じており、
改善が強く要望されていた。
本発明の目的は、従来の半導体装置製造方法の
有する上記問題を解決し、容易かつ高い精度で、
コンタクトを形成し得るような、半導体装置の製
造方法を提供することである。
有する上記問題を解決し、容易かつ高い精度で、
コンタクトを形成し得るような、半導体装置の製
造方法を提供することである。
上記目的を達成するため、本発明は、コンタク
トホールおよび配線を形成すべき部分に、それぞ
れ強度の異なる電子線を照射することによつて、
厚さが部分的に異なるレジストパターンを形成し
たり、また反応性プラズマエツチング（反応性イ
オンエツチングともいう）、イオンミリングまた
はプラズマアツシングを用いて、または現像処理
条件が異なる２種のレジスト膜を活用してコンタ
クトホールと配線を、セルフアラインとほぼ同程
度の精度で形成するものである。
トホールおよび配線を形成すべき部分に、それぞ
れ強度の異なる電子線を照射することによつて、
厚さが部分的に異なるレジストパターンを形成し
たり、また反応性プラズマエツチング（反応性イ
オンエツチングともいう）、イオンミリングまた
はプラズマアツシングを用いて、または現像処理
条件が異なる２種のレジスト膜を活用してコンタ
クトホールと配線を、セルフアラインとほぼ同程
度の精度で形成するものである。
以下、実施例を用いて、本発明を詳細に説明す
る。
る。
実施例 １
まず、第１図ａに示すように、シリコン基板１
（このシリコン基板には半導体素子が形成されて
いるが、本発明と直接の関係はないので、理解を
容易にするため、記載を省略した）上にCVD（化
学蒸着）法によつて、厚さ0.6μｍのリンガラス
（以下、PSGと略記する）膜２、およびポジ型電
子線レジストとして、膜厚1.3μｍのポリメチルイ
ソプロペニルケトン（以下、PMIPKと略記す
る）膜（上層レジスト膜）３を重ねて被着する。
（このシリコン基板には半導体素子が形成されて
いるが、本発明と直接の関係はないので、理解を
容易にするため、記載を省略した）上にCVD（化
学蒸着）法によつて、厚さ0.6μｍのリンガラス
（以下、PSGと略記する）膜２、およびポジ型電
子線レジストとして、膜厚1.3μｍのポリメチルイ
ソプロペニルケトン（以下、PMIPKと略記す
る）膜（上層レジスト膜）３を重ねて被着する。
つぎに、第２図に平面方向の図を示したよう
に、電子線を用いて、上記上層レジスト膜の、コ
ンタクトホールを形成すべき部分４に、まず最適
照射量の30％程度の照射（ほぼ５×15-5クーロ
ン／cm2）を行ない、つぎに、配線を形成すべき部
分には最適照射量の70％程度の照射（ほぼ７×
10-5クーロン／cm2）を行なう。その結果、コンタ
クトホールを形成すべき部分には２回の照射量の
和だけ照射される。
に、電子線を用いて、上記上層レジスト膜の、コ
ンタクトホールを形成すべき部分４に、まず最適
照射量の30％程度の照射（ほぼ５×15-5クーロ
ン／cm2）を行ない、つぎに、配線を形成すべき部
分には最適照射量の70％程度の照射（ほぼ７×
10-5クーロン／cm2）を行なう。その結果、コンタ
クトホールを形成すべき部分には２回の照射量の
和だけ照射される。
このような照射を行なうと、上記コンタクトホ
ールを形成すべき部分は、２回の照射量の和が、
ほぼ最適照射量に達するので、第１図ｂに示すよ
うに、現像を行なうと、コンタクトホールを形成
すべき部分４のレジスト膜３は完全に除去され
て、PSG膜２の表面が露出し、配線を行なうべ
き部分５のレジスト膜３の膜厚は減少して、ほぼ
0.3μｍとなる。
ールを形成すべき部分は、２回の照射量の和が、
ほぼ最適照射量に達するので、第１図ｂに示すよ
うに、現像を行なうと、コンタクトホールを形成
すべき部分４のレジスト膜３は完全に除去され
て、PSG膜２の表面が露出し、配線を行なうべ
き部分５のレジスト膜３の膜厚は減少して、ほぼ
0.3μｍとなる。
つぎに、C4F8とHeの混合ガスを雰囲気ガスと
して用いた反応性スパツタエツチング（反応性イ
オンエツチングとも云う）によつて処理すると、
第１図ｃに示したように、上記表面が露出された
部分のPSG膜２は除去されてコンタクトホール
が形成されて、同時に、上記薄いレジスト膜も除
去されてPSG膜２の表面が露出される。つぎに、
第１図ｄに示すように、配線用金属膜として、た
とえばアルミニウム膜６を真空蒸着法によつて被
着した後、残つたレジスト膜３を、その上に被着
されてあるアルミニウム膜とともに除去すれば、
第１図ｅに示すように、PSG膜２上の配線と基
板１に達するコンタクトが形成される。
して用いた反応性スパツタエツチング（反応性イ
オンエツチングとも云う）によつて処理すると、
第１図ｃに示したように、上記表面が露出された
部分のPSG膜２は除去されてコンタクトホール
が形成されて、同時に、上記薄いレジスト膜も除
去されてPSG膜２の表面が露出される。つぎに、
第１図ｄに示すように、配線用金属膜として、た
とえばアルミニウム膜６を真空蒸着法によつて被
着した後、残つたレジスト膜３を、その上に被着
されてあるアルミニウム膜とともに除去すれば、
第１図ｅに示すように、PSG膜２上の配線と基
板１に達するコンタクトが形成される。
本発明は、上記のようにコンタクトホールおよ
び配線を形成すべき部分の照射を電子線によつて
行なつているため、光を用いる場合のように、マ
スク合わせをくり返して行なう必要がない。その
ため、マスク合わせにともなう誤差が全く生じな
いことは勿論、電子線による位置ぎめの精度が、
プラスマイナス0.1μｍ以下という非常にすぐれて
いるので、セルフアラインと同程度のすぐれた精
度でコンタクトホールを形成できる。
び配線を形成すべき部分の照射を電子線によつて
行なつているため、光を用いる場合のように、マ
スク合わせをくり返して行なう必要がない。その
ため、マスク合わせにともなう誤差が全く生じな
いことは勿論、電子線による位置ぎめの精度が、
プラスマイナス0.1μｍ以下という非常にすぐれて
いるので、セルフアラインと同程度のすぐれた精
度でコンタクトホールを形成できる。
本実施例では、コンタクトホールおよび配線を
形成すべき部分に対する照射量を、最適照射量の
それぞれ30％および70％としたが、この値と若干
異なつても支障なく形成できることはいうまでも
ない。
形成すべき部分に対する照射量を、最適照射量の
それぞれ30％および70％としたが、この値と若干
異なつても支障なく形成できることはいうまでも
ない。
ただし、照射量の和が、最適照射量より著るし
く過大になると、現像で除去されるレジスト膜の
大きさが増加し、形状も不正確になるので、過大
な照射は避けた方がよい。また絶縁膜として
PSG以外の各種材料を用い得ることも勿論であ
る。
く過大になると、現像で除去されるレジスト膜の
大きさが増加し、形状も不正確になるので、過大
な照射は避けた方がよい。また絶縁膜として
PSG以外の各種材料を用い得ることも勿論であ
る。
まだ、本実施例では、表面が露出された部分の
PSG膜および薄いレジスト膜の除去には反応性
スパツタエツチングを用いたが、当業者間でこれ
と同様の作用を有することが知られているイオン
ミリングまたはプラズマアツシングを用いても同
様の実施ができたことはいうまでもない。
PSG膜および薄いレジスト膜の除去には反応性
スパツタエツチングを用いたが、当業者間でこれ
と同様の作用を有することが知られているイオン
ミリングまたはプラズマアツシングを用いても同
様の実施ができたことはいうまでもない。
実施例 ２
第３図ａに示すように、シリコン基板１上に
PSG膜２、下層のレジスト膜７および上層のレ
ジスト膜８を順次被着する。上記下層および上層
のレジスト７，８は、現像における良溶媒および
貧溶媒の関係が、互いに相反しており、かつ、上
層のレジスト膜８は下層のレジスト膜７よりも高
感度である。本実施例では上層のレジストとし
て、PMMA（ポリメチルメタアクリレイト）と
MA（アクリル酸メチル）の共重合体であるＰ
（MMA−MA）、下層のレジストとしてPMIPK
（ポリメチルイソプロペニルケトン）を、それぞ
れ使用した。
PSG膜２、下層のレジスト膜７および上層のレ
ジスト膜８を順次被着する。上記下層および上層
のレジスト７，８は、現像における良溶媒および
貧溶媒の関係が、互いに相反しており、かつ、上
層のレジスト膜８は下層のレジスト膜７よりも高
感度である。本実施例では上層のレジストとし
て、PMMA（ポリメチルメタアクリレイト）と
MA（アクリル酸メチル）の共重合体であるＰ
（MMA−MA）、下層のレジストとしてPMIPK
（ポリメチルイソプロペニルケトン）を、それぞ
れ使用した。
レジスト膜をプリベークした後、実施例１と同
様に電子線を照射するが、配線を形成すべき部分
（第２図、５）に対しては上層のレジストの最適
照射量、コンタクトホールを形成すべき部分（第
２図４）に対しては、下層のレジストに対する最
適照射量の照射を行なう。本実施例における照射
量はそれぞれ、ほぼ10-5および10-4クーロン／cm2
であつた。
様に電子線を照射するが、配線を形成すべき部分
（第２図、５）に対しては上層のレジストの最適
照射量、コンタクトホールを形成すべき部分（第
２図４）に対しては、下層のレジストに対する最
適照射量の照射を行なう。本実施例における照射
量はそれぞれ、ほぼ10-5および10-4クーロン／cm2
であつた。
上層レジスト膜８をそれに適した第１の現像液
を用いて現像を行なうと、第３図ｂに示すよう
に、上層のレジスト膜８の被照射部分のみが除去
されるが、下層のレジスト膜７は除去されずに残
る。
を用いて現像を行なうと、第３図ｂに示すよう
に、上層のレジスト膜８の被照射部分のみが除去
されるが、下層のレジスト膜７は除去されずに残
る。
つぎに下層レジスト膜７をそれに適した現像液
によつて現像を行なうと、下層のレジスト膜７の
コンタクトホールを形成すべき部分は、上記２回
の照射の和の照射量で照射されているため、第３
図ｃに示すように除去されて、PSG膜２の表面
が露出される。
によつて現像を行なうと、下層のレジスト膜７の
コンタクトホールを形成すべき部分は、上記２回
の照射の和の照射量で照射されているため、第３
図ｃに示すように除去されて、PSG膜２の表面
が露出される。
PSG膜２の露出された部分を、フツ酸−フツ
化アンモニウム液によつて除去した後、下層のレ
ジスト膜７の配線を行なうべき部分を、ケトン系
現像液を用いた現像によつて除去する。この際、
配線を行なうべき部分に対する照射量は下層のレ
ジスト７に対する適正照射量より少ないので、濃
度と時間を大にした増感現像を行なう。そのた
め、第３図ｄに示したように、下層のレジスト膜
７はサイドエツチされて、上層のレジスト層８の
ひさしが形成される。
化アンモニウム液によつて除去した後、下層のレ
ジスト膜７の配線を行なうべき部分を、ケトン系
現像液を用いた現像によつて除去する。この際、
配線を行なうべき部分に対する照射量は下層のレ
ジスト７に対する適正照射量より少ないので、濃
度と時間を大にした増感現像を行なう。そのた
め、第３図ｄに示したように、下層のレジスト膜
７はサイドエツチされて、上層のレジスト層８の
ひさしが形成される。
実施例１と同様に、アルミニウム膜９を真空蒸
着法によつて被着した後、下層および上層のレジ
スト膜７，８をその上に被着されてあるアルミニ
ウム膜９とともに除去すれば、第３図ｅに示すよ
うに、基板１に対するコンタクトおよびPSG膜
２上の配線が形成される。この際、上記のように
第２のレジスト膜８によるひさしが存在するた
め、リフトオフによるコンタクトと配線の形成
は、極めて良好に行なわれる。なお、本実施例に
おいて、下層のレジストとしてPMIPKのかわり
にPMMAを用いても、極めて好ましい結果が得
られた。
着法によつて被着した後、下層および上層のレジ
スト膜７，８をその上に被着されてあるアルミニ
ウム膜９とともに除去すれば、第３図ｅに示すよ
うに、基板１に対するコンタクトおよびPSG膜
２上の配線が形成される。この際、上記のように
第２のレジスト膜８によるひさしが存在するた
め、リフトオフによるコンタクトと配線の形成
は、極めて良好に行なわれる。なお、本実施例に
おいて、下層のレジストとしてPMIPKのかわり
にPMMAを用いても、極めて好ましい結果が得
られた。
実施例 ３
第４図ａに示すように、シリコン基板１上に、
PSG膜２、ホトレジスト膜（シツプレイ社製
AZ1350J）（下層レジスト１０、中間膜として多
結晶シリコン膜１１および電子線に感応し得るレ
ジスト（PMMA）膜１２を順次積層被着する。
PSG膜２、ホトレジスト膜（シツプレイ社製
AZ1350J）（下層レジスト１０、中間膜として多
結晶シリコン膜１１および電子線に感応し得るレ
ジスト（PMMA）膜１２を順次積層被着する。
実施例１と同様に、まず、コンタクトホールを
形成すべき部分に、電子線を適当照射量の30％程
度の照射を行ない、つぎに、配線を行なうべき部
分には70％程度の照射を行なつて、コンタクトホ
ールを形成すべき部分には、両者の和だけが照射
されるようにする。
形成すべき部分に、電子線を適当照射量の30％程
度の照射を行ない、つぎに、配線を行なうべき部
分には70％程度の照射を行なつて、コンタクトホ
ールを形成すべき部分には、両者の和だけが照射
されるようにする。
これを現像すると、第４図ｂに示すように、コ
ンタクトホール形成すべき部分の上層レジスト膜
１２は完全に除去されて、多結晶シリコン膜１１
の表面が露出され、一方、配線を形成すべき部分
は膜厚が薄くなる。
ンタクトホール形成すべき部分の上層レジスト膜
１２は完全に除去されて、多結晶シリコン膜１１
の表面が露出され、一方、配線を形成すべき部分
は膜厚が薄くなる。
多結晶シリコン膜１１の露出された部分を、
CF4を用いた反応性スパツタエツチングによつて
除き、さらに、紫外線を全面に照射した後現像し
て、第１図ｃに示すように、ホトレジスト膜（下
層レジスト膜）１０に孔を形成する。
CF4を用いた反応性スパツタエツチングによつて
除き、さらに、紫外線を全面に照射した後現像し
て、第１図ｃに示すように、ホトレジスト膜（下
層レジスト膜）１０に孔を形成する。
つぎに、反応性スパツタエツチングによつて、
PSG膜２の露出された部分を除去して、コンタ
クトホールを形成するが、この際上層レジスト膜
１２の膜厚も減少し、第４図ｄに示すように、配
線を形成すべき部分の薄いレジスト膜は除去され
て、多結晶シリコン膜１１の表面が露出される。
多結晶シリコン膜１１の露出部分を、CF4を用い
た反応性スパツタエツチングによつて除去した
後、全面に強い紫外線を照射して現像する。この
ようにすると、第４図ｅに示すように、配線を形
成すべき部分のホトレジスト膜１０は除去され
て、PSG膜の表面が露出し、同時に、サイドエ
ツチによつて多結晶シリコン膜１１と上層レジス
ト膜１２によるひさしが形成される。
PSG膜２の露出された部分を除去して、コンタ
クトホールを形成するが、この際上層レジスト膜
１２の膜厚も減少し、第４図ｄに示すように、配
線を形成すべき部分の薄いレジスト膜は除去され
て、多結晶シリコン膜１１の表面が露出される。
多結晶シリコン膜１１の露出部分を、CF4を用い
た反応性スパツタエツチングによつて除去した
後、全面に強い紫外線を照射して現像する。この
ようにすると、第４図ｅに示すように、配線を形
成すべき部分のホトレジスト膜１０は除去され
て、PSG膜の表面が露出し、同時に、サイドエ
ツチによつて多結晶シリコン膜１１と上層レジス
ト膜１２によるひさしが形成される。
実施例２と同様に、アルミニウム膜１３を真空
蒸着によつて被着した後、残つたホトレジスト膜
１０を、その上に被着されてある多結晶シリコン
膜１１および上層レジスト膜１２とともに除去す
れば、第４図ｆに示すように、コンタクトおよび
配線が形成される。
蒸着によつて被着した後、残つたホトレジスト膜
１０を、その上に被着されてある多結晶シリコン
膜１１および上層レジスト膜１２とともに除去す
れば、第４図ｆに示すように、コンタクトおよび
配線が形成される。
本実施例は、中間膜１１を用いることにより、
より安定なひさしを持つたオーバーハング構造を
形成してから、リフトオフを行なうので、極めて
精度の高い、良好な半導体装置が形成される。
より安定なひさしを持つたオーバーハング構造を
形成してから、リフトオフを行なうので、極めて
精度の高い、良好な半導体装置が形成される。
なお、中間膜１１としては上記多結晶シリコン
の他に、各種絶縁物や金属を使用できることは勿
論であり、また、これらのエツチングには、たと
えばイオンミリングなど、各種方法を用いること
ができる。
の他に、各種絶縁物や金属を使用できることは勿
論であり、また、これらのエツチングには、たと
えばイオンミリングなど、各種方法を用いること
ができる。
ホトレジスト膜１０とレジスト膜１２は、種々
のものを用い得るばかりでなく、それぞれの配置
を逆にすることもできる。ホトレジスト膜を最上
部に配置した場合は、マスクを２枚用いるとマス
ク合わせの誤差が生ずるので、光透過率が部分的
に異なるようなマスクを用い、露光回数を１回に
して、上記誤差を防止する必要がある。
のものを用い得るばかりでなく、それぞれの配置
を逆にすることもできる。ホトレジスト膜を最上
部に配置した場合は、マスクを２枚用いるとマス
ク合わせの誤差が生ずるので、光透過率が部分的
に異なるようなマスクを用い、露光回数を１回に
して、上記誤差を防止する必要がある。
第１図、第３図および第４図は、それぞれ本発
明の異なる実施例を示す工程図、第２図は本発明
における電子線照射方法を説明するための図であ
る。 １：基板、２：絶縁膜、３，８，１２：上層レ
ジスト膜、７：下層レジスト膜、６，９，１３：
金属膜、１０：ホトレジスト膜（下層レジスト
膜）、１１：中間膜。
明の異なる実施例を示す工程図、第２図は本発明
における電子線照射方法を説明するための図であ
る。 １：基板、２：絶縁膜、３，８，１２：上層レ
ジスト膜、７：下層レジスト膜、６，９，１３：
金属膜、１０：ホトレジスト膜（下層レジスト
膜）、１１：中間膜。
Claims (1)
- 【特許請求の範囲】 １ 下記工程を含む半導体装置の製造方法 (a) 素子が形成されてある半導体基板上に、絶縁
膜およびレジスト膜を積層して被着する工程。 (b) 上記レジスト膜のコンタクトを形成すべき部
分および配線を形成すべき部分とに、それぞれ
の部分に対し所望の照射量で電子線を照射する
工程。 (c) 上記レジスト膜のコンタクトを形成すべき部
分に当該レジスト膜を貫通する孔をあけ、か
つ、同時に上記配線を形成すべき部分の上記レ
ジスト膜を所定の膜厚に減少する工程。 (d) コンタクトを形成すべき部分の上記絶縁膜を
除去して上記半導体基板を露出させ、かつ、配
線を形成すべき部分の上記絶縁膜の表面を露出
つせる工程。 ２ 上記レジスト膜は、第１のレジスト膜と当該
第１のレジスト膜と感度を異にする第２のレジス
トを有して構成されていることを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10224579A JPS5626450A (en) | 1979-08-13 | 1979-08-13 | Manufacture of semiconductor device |
| US06/176,799 US4315984A (en) | 1979-08-13 | 1980-08-11 | Method of producing a semiconductor device |
| DE3030653A DE3030653C2 (de) | 1979-08-13 | 1980-08-13 | Verfahren zur Herstellung von Halbleiteranordnungen |
| NLAANVRAGE8004586,A NL184755C (nl) | 1979-08-13 | 1980-08-13 | Werkwijze voor de vorming van kontakten voor de verbindingsdelen van een halfgeleiderinrichting. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10224579A JPS5626450A (en) | 1979-08-13 | 1979-08-13 | Manufacture of semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12812385A Division JPS6127628A (ja) | 1985-06-14 | 1985-06-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5626450A JPS5626450A (en) | 1981-03-14 |
| JPS6323657B2 true JPS6323657B2 (ja) | 1988-05-17 |
Family
ID=14322219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10224579A Granted JPS5626450A (en) | 1979-08-13 | 1979-08-13 | Manufacture of semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4315984A (ja) |
| JP (1) | JPS5626450A (ja) |
| DE (1) | DE3030653C2 (ja) |
| NL (1) | NL184755C (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3216823A1 (de) * | 1982-05-05 | 1983-11-10 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von strukturen von aus metallsilizid und polysilizium bestehenden doppelschichten auf integrierte halbleiterschaltungen enthaltenden substraten durch reaktives ionenaetzen |
| US4579812A (en) * | 1984-02-03 | 1986-04-01 | Advanced Micro Devices, Inc. | Process for forming slots of different types in self-aligned relationship using a latent image mask |
| JPS61117832A (ja) * | 1984-11-14 | 1986-06-05 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| DE3446789A1 (de) * | 1984-12-21 | 1986-07-03 | SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg | Verfahren zum herstellen von halbleiterbauelementen |
| JP2570709B2 (ja) * | 1986-10-28 | 1997-01-16 | ソニー株式会社 | エツチング方法 |
| JPH0750704B2 (ja) * | 1987-03-20 | 1995-05-31 | 富士通株式会社 | 半導体装置の製造方法 |
| US5223454A (en) * | 1988-01-29 | 1993-06-29 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| US5049972A (en) * | 1988-01-29 | 1991-09-17 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| US4855252A (en) * | 1988-08-22 | 1989-08-08 | International Business Machines Corporation | Process for making self-aligned contacts |
| US4997746A (en) * | 1988-11-22 | 1991-03-05 | Greco Nancy A | Method of forming conductive lines and studs |
| JP2794118B2 (ja) * | 1989-05-16 | 1998-09-03 | 三菱電機株式会社 | 微細パターンの形成方法 |
| US4985374A (en) * | 1989-06-30 | 1991-01-15 | Kabushiki Kaisha Toshiba | Making a semiconductor device with ammonia treatment of photoresist |
| JPH03278432A (ja) * | 1990-03-28 | 1991-12-10 | Kawasaki Steel Corp | 半導体装置の配線形成方法 |
| US5290664A (en) * | 1990-03-29 | 1994-03-01 | Sharp Kabushiki Kaisha | Method for preparing electrode for semiconductor device |
| US5407785A (en) * | 1992-12-18 | 1995-04-18 | Vlsi Technology, Inc. | Method for generating dense lines on a semiconductor wafer using phase-shifting and multiple exposures |
| US5478779A (en) * | 1994-03-07 | 1995-12-26 | Micron Technology, Inc. | Electrically conductive projections and semiconductor processing method of forming same |
| US5326428A (en) | 1993-09-03 | 1994-07-05 | Micron Semiconductor, Inc. | Method for testing semiconductor circuitry for operability and method of forming apparatus for testing semiconductor circuitry for operability |
| US6025116A (en) * | 1997-03-31 | 2000-02-15 | Siemens Aktiengesellschaft | Etching of contact holes |
| US6146986A (en) * | 1999-01-08 | 2000-11-14 | Lam Research Corporation | Lithographic method for creating damascene metallization layers |
| US6174801B1 (en) | 1999-03-05 | 2001-01-16 | Taiwan Semiconductor Manufacturing Company | E-beam direct writing to pattern step profiles of dielectric layers applied to fill poly via with poly line, contact with metal line, and metal via with metal line |
| JP2001015479A (ja) * | 1999-06-29 | 2001-01-19 | Toshiba Corp | 半導体装置の製造方法 |
| US6528934B1 (en) | 2000-05-30 | 2003-03-04 | Chunghwa Picture Tubes Ltd. | Beam forming region for electron gun |
| US6524937B1 (en) * | 2000-08-23 | 2003-02-25 | Tyco Electronics Corp. | Selective T-gate process |
| JP2008022028A (ja) * | 2007-09-18 | 2008-01-31 | Nec Lcd Technologies Ltd | 薄膜トランジスタの製造方法 |
| JP2008047932A (ja) * | 2007-09-18 | 2008-02-28 | Nec Lcd Technologies Ltd | 薄膜トランジスタの製造方法 |
| FR2921751B1 (fr) * | 2007-10-02 | 2009-12-18 | St Microelectronics Crolles 2 | Procede de realisation de dispositif semi-conducteur a architecture asymetrique |
| US8455312B2 (en) * | 2011-09-12 | 2013-06-04 | Cindy X. Qiu | Fabrication methods for T-gate and inverted L-gate structure for high frequency devices and circuits |
| US11764062B2 (en) * | 2017-11-13 | 2023-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming semiconductor structure |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3649393A (en) * | 1970-06-12 | 1972-03-14 | Ibm | Variable depth etching of film layers using variable exposures of photoresists |
| US3930857A (en) * | 1973-05-03 | 1976-01-06 | International Business Machines Corporation | Resist process |
| US4035522A (en) * | 1974-07-19 | 1977-07-12 | International Business Machines Corporation | X-ray lithography mask |
| DE2547792C3 (de) * | 1974-10-25 | 1978-08-31 | Hitachi, Ltd., Tokio | Verfahren zur Herstellung eines Halbleiterbauelementes |
| US4001061A (en) * | 1975-03-05 | 1977-01-04 | International Business Machines Corporation | Single lithography for multiple-layer bubble domain devices |
| US4040891A (en) * | 1976-06-30 | 1977-08-09 | Ibm Corporation | Etching process utilizing the same positive photoresist layer for two etching steps |
-
1979
- 1979-08-13 JP JP10224579A patent/JPS5626450A/ja active Granted
-
1980
- 1980-08-11 US US06/176,799 patent/US4315984A/en not_active Expired - Lifetime
- 1980-08-13 DE DE3030653A patent/DE3030653C2/de not_active Expired
- 1980-08-13 NL NLAANVRAGE8004586,A patent/NL184755C/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| NL184755C (nl) | 1989-10-16 |
| NL8004586A (nl) | 1981-02-17 |
| US4315984A (en) | 1982-02-16 |
| DE3030653A1 (de) | 1981-02-26 |
| JPS5626450A (en) | 1981-03-14 |
| NL184755B (nl) | 1989-05-16 |
| DE3030653C2 (de) | 1984-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6323657B2 (ja) | ||
| US5885735A (en) | Mask having a phase shifter and method of manufacturing same | |
| US4599137A (en) | Method of forming resist pattern | |
| JPH0210362A (ja) | 微細パターン形成方法 | |
| US5064748A (en) | Method for anisotropically hardening a protective coating for integrated circuit manufacture | |
| JPS6211068B2 (ja) | ||
| JPH0458167B2 (ja) | ||
| JPH04348030A (ja) | 傾斜エッチング法 | |
| WO1983003485A1 (en) | Electron beam-optical hybrid lithographic resist process | |
| JPH0314172B2 (ja) | ||
| US6156480A (en) | Low defect thin resist processing for deep submicron lithography | |
| JPH0544169B2 (ja) | ||
| JPH02156244A (ja) | パターン形成方法 | |
| JPS6127628A (ja) | 半導体装置の製造方法 | |
| JPH0313949A (ja) | レジストパターンの形成方法 | |
| JPS6156867B2 (ja) | ||
| JPH0312452B2 (ja) | ||
| JPS646448B2 (ja) | ||
| KR930006133B1 (ko) | 모스소자의 콘택트홀 형성방법 | |
| JPS5950053B2 (ja) | 写真蝕刻方法 | |
| JPH01185632A (ja) | 転写用マスク、およびこの転写用マスクを使用した露光転写方法 | |
| JPS63254728A (ja) | レジストパタ−ンの形成方法 | |
| KR960000184B1 (ko) | 자동 배치형 위상반전마스크 제조 방법 | |
| JPS5984427A (ja) | パタ−ン形成方法 | |
| JPH01296620A (ja) | パターン形成方法 |