JPS5941839A - パタ−ン形成方法 - Google Patents
パタ−ン形成方法Info
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- JPS5941839A JPS5941839A JP57151507A JP15150782A JPS5941839A JP S5941839 A JPS5941839 A JP S5941839A JP 57151507 A JP57151507 A JP 57151507A JP 15150782 A JP15150782 A JP 15150782A JP S5941839 A JPS5941839 A JP S5941839A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は段差の影響を緩和した多層集積回路のパターン
形成方法に関する。
形成方法に関する。
(b) 技術の背景
多層集積回路にはICのように半導体単結晶基舌上に形
成されたもの、磁気バブルメモリ素子のように磁性ガー
ネット結晶基鈑上に形成されたもの、ハイブリッドIC
のように磁器基鈑上に形成されたものがちシ、何れも基
鈑上に回路パターンが1−形成されている。
成されたもの、磁気バブルメモリ素子のように磁性ガー
ネット結晶基鈑上に形成されたもの、ハイブリッドIC
のように磁器基鈑上に形成されたものがちシ、何れも基
鈑上に回路パターンが1−形成されている。
本発明は薄い絶縁層を距てて上下に回路パターンが存在
する場合に生ずる段差の影響を緩和した下層パターンの
形成法についてのものである。
する場合に生ずる段差の影響を緩和した下層パターンの
形成法についてのものである。
(e) 従来技術と問題点
基板上に形成される微細パターンは大部分の場合薄膜形
成技術とホトエツチング技術とを用いた写真蝕刻技術で
作られている。また多層構成された微細パターンを絶縁
するための絶縁層は真空蒸宥法、CVD法(化学的気相
成長法)、スピンコード法などを用いて作られているが
絶縁層の厚さ段 が薄いためt差を生じ、そのため段差部上に形成された
パターンは断線が起p易く、また特性変化を生じ易い。
成技術とホトエツチング技術とを用いた写真蝕刻技術で
作られている。また多層構成された微細パターンを絶縁
するための絶縁層は真空蒸宥法、CVD法(化学的気相
成長法)、スピンコード法などを用いて作られているが
絶縁層の厚さ段 が薄いためt差を生じ、そのため段差部上に形成された
パターンは断線が起p易く、また特性変化を生じ易い。
以下、半纏体ICおよびバブルメモリチップを例として
説明する。
説明する。
半纏体ICの形成において、同一基板上に形成されてい
る多数の素子は相互に配線接続されているが、このため
の導体配線は縦方向および横方向に数多くパターン形成
され、絶縁層を介してクロースオーバすると共に絶縁層
に設けられたコンタクトホールを通じて上下のパターン
が接続されている。ここで導体パターンを形成する材料
には金(Au’)、アルミニウム(A1)などの金属や
M。(モリブデン)、タングステン(W’)などの硅化
物が用いられ、また絶縁層を形成する材料には二酸化硅
素(S s Ox) r窒化シリコン(SilN4)な
どが用いられている。
る多数の素子は相互に配線接続されているが、このため
の導体配線は縦方向および横方向に数多くパターン形成
され、絶縁層を介してクロースオーバすると共に絶縁層
に設けられたコンタクトホールを通じて上下のパターン
が接続されている。ここで導体パターンを形成する材料
には金(Au’)、アルミニウム(A1)などの金属や
M。(モリブデン)、タングステン(W’)などの硅化
物が用いられ、また絶縁層を形成する材料には二酸化硅
素(S s Ox) r窒化シリコン(SilN4)な
どが用いられている。
さて、絶縁層の形成には5ift系絶縁物が最も多く使
用され、CVD法、プラズマCVD法、 或はRFスパ
ッタリング法などが用いられ、CVD法は7ラン(Si
H,)と−酸化窒素(NtO)との気相反LU、によシ
、またRFスパッタリング法では石英a (S i O
x )をターゲットとし、これにアルゴンイオン(Ar
>を衝突させてS10.からなる薄膜が形成されて
いる。
用され、CVD法、プラズマCVD法、 或はRFスパ
ッタリング法などが用いられ、CVD法は7ラン(Si
H,)と−酸化窒素(NtO)との気相反LU、によシ
、またRFスパッタリング法では石英a (S i O
x )をターゲットとし、これにアルゴンイオン(Ar
>を衝突させてS10.からなる薄膜が形成されて
いる。
第1図はSi基鈑上に形成された半導体素子を連結する
Atからなる導体パターン2にクロースオーバーして導
体パターンを設けるためにSin、絶w膜3をCVD法
で設けた状態を示すものであるが、導体パターン2の上
の杷縁膜に相似状の段差を生ずる以外にオーバーハング
4が生じ易く、この上に導体パターンを形成すると段差
或はオーバーハング4部で不児全接続を生じ易い。
Atからなる導体パターン2にクロースオーバーして導
体パターンを設けるためにSin、絶w膜3をCVD法
で設けた状態を示すものであるが、導体パターン2の上
の杷縁膜に相似状の段差を生ずる以外にオーバーハング
4が生じ易く、この上に導体パターンを形成すると段差
或はオーバーハング4部で不児全接続を生じ易い。
また、第2図は磁気バブルメモリチップの実施例で磁性
ガーネット結晶膜5の上に厚さ約ioo。
ガーネット結晶膜5の上に厚さ約ioo。
(5)のstow杷縁族6があυ、この上に導体パター
ン7と駆動パターン8が積層されて形成されている状態
を示している。
ン7と駆動パターン8が積層されて形成されている状態
を示している。
すなわち、八9.・Cu合金からなる導体パターン7が
厚さ約4000囚で形成されてゲート回路が構成されて
おり、この第1層回路の上にスピンコード法によりポリ
イミド系樹脂を約4oooQの厚さに被覆して絶縁層9
f、作り、この上にパーマロイからなる駆動パターン8
が厚さ約4000(X)で形成され工いる。
厚さ約4000囚で形成されてゲート回路が構成されて
おり、この第1層回路の上にスピンコード法によりポリ
イミド系樹脂を約4oooQの厚さに被覆して絶縁層9
f、作り、この上にパーマロイからなる駆動パターン8
が厚さ約4000(X)で形成され工いる。
Φ
さて・磁気バブルメモリは必方同磁昇によシ磁化ン8に
沿って移行する現象と導体パターン7を流れる信号パル
スによる誘導磁界との相互作用を利用するメモリである
が、第2図に示すように駆動。
沿って移行する現象と導体パターン7を流れる信号パル
スによる誘導磁界との相互作用を利用するメモリである
が、第2図に示すように駆動。
パターン8が段差を伴って存在する場合に図示のような
面内磁界が与えられると、もともと駆動パターン8の端
面部10に誘起される磁極以外に段差部11にも誘起さ
れ、これは動作マージンの減少を招くと共に娯動作の原
因となる。
面内磁界が与えられると、もともと駆動パターン8の端
面部10に誘起される磁極以外に段差部11にも誘起さ
れ、これは動作マージンの減少を招くと共に娯動作の原
因となる。
以上のように多層集積回路の形成に当って段差の存在は
製造歩留シのみならず特性にも悪影響を及ぼすので出来
得る限9段差をなくすことが必要である。それで、パタ
ーン形成のドライエツチングに際して無方向性エツチン
グを施す所絹テーパーエツチングによって段差部にテー
パーを設けるなどの方法がとられているが、この場合微
細パターンが形成できなくなったり、導体パターンでは
実効断面積が減少し、そのため大きな電流が流せなくな
るという不都合があった。
製造歩留シのみならず特性にも悪影響を及ぼすので出来
得る限9段差をなくすことが必要である。それで、パタ
ーン形成のドライエツチングに際して無方向性エツチン
グを施す所絹テーパーエツチングによって段差部にテー
パーを設けるなどの方法がとられているが、この場合微
細パターンが形成できなくなったり、導体パターンでは
実効断面積が減少し、そのため大きな電流が流せなくな
るという不都合があった。
(d) 発明の目的
本発明は多層集積回路の形成に隙し、段差の発生を嫌う
部分をテーパー状にすることにより、段差の影響を無く
したパターン形成法を提供することを目的とする。
部分をテーパー状にすることにより、段差の影響を無く
したパターン形成法を提供することを目的とする。
(e) 発明の構成
本発明の目的は段差の緩和が必要な個所をもつ下層パタ
ーンを形成する除にこのパターン位置に近接して幅の狭
いダミーパターンを複数個並行に設けたマスクを使用し
てレジストパターンを形成し、これをドライエツチング
することにょシ達成することができる。
ーンを形成する除にこのパターン位置に近接して幅の狭
いダミーパターンを複数個並行に設けたマスクを使用し
てレジストパターンを形成し、これをドライエツチング
することにょシ達成することができる。
(f) 発明の実施例
本発明は段差の緩和が必要なパターンを形成する場合、
これを形成するマスクに予め幅の狭い複数個のダミーパ
ターンを設け、この部分で生ずる回折光による回シ込み
効果を用いるものである。
これを形成するマスクに予め幅の狭い複数個のダミーパ
ターンを設け、この部分で生ずる回折光による回シ込み
効果を用いるものである。
第3図は本発明の実施例に使用するマスクパターンの一
部を示す平面図である。
部を示す平面図である。
すなわち、この実施例の場合、M−Cu合金からなる導
体パターンを形成するマスクパターン12の一部で段差
の緩和が必要な位置13に隣接して幅の狭いダミーマス
クパターン14を設ける。
体パターンを形成するマスクパターン12の一部で段差
の緩和が必要な位置13に隣接して幅の狭いダミーマス
クパターン14を設ける。
ここで、本実施例の場合、3個のダミーマスクパターン
14が設けであるが、各パターン幅はそれぞれ1〔JI
III〕でちゃ、導体パターン12と第1のダミーパタ
ーン15との間隔は1〔μ講〕で順次1.5〔μm)、
2(/1.)とあけである。さて、このようなマス
クを用いて通常の露光および現像を行う。
14が設けであるが、各パターン幅はそれぞれ1〔JI
III〕でちゃ、導体パターン12と第1のダミーパタ
ーン15との間隔は1〔μ講〕で順次1.5〔μm)、
2(/1.)とあけである。さて、このようなマス
クを用いて通常の露光および現像を行う。
第4図は現1#後の断面形状であって、5iot絶縁膜
6の上に形成されているM−cu合金薄膜工6の上にポ
ジ型ホトレジスト17がちシ、これに第3図のマスクを
用いて露光し、現像を行った後の状態でダミーマスクパ
ターン14が格子状に幅狭く形成されているために光の
回シ込みがあり、そのためダミーマスクパターン位置の
下のホトレジス)17も感光されて図示するような起伏
18が形成されることになる。
6の上に形成されているM−cu合金薄膜工6の上にポ
ジ型ホトレジスト17がちシ、これに第3図のマスクを
用いて露光し、現像を行った後の状態でダミーマスクパ
ターン14が格子状に幅狭く形成されているために光の
回シ込みがあり、そのためダミーマスクパターン位置の
下のホトレジス)17も感光されて図示するような起伏
18が形成されることになる。
次に、イオンミーリング法などのドライエツチングを施
すとホトレジスト17とM−cu金合金はエツチング速
度が異るためホトレジスト17に覆われていない部分を
エツチングによシ除去した後は、第5図で示すようにテ
ーパー19のついたAe−Cu合金パターンとなり、次
に残存するホトレジスト17を溶剤で除けばよい。
すとホトレジスト17とM−cu金合金はエツチング速
度が異るためホトレジスト17に覆われていない部分を
エツチングによシ除去した後は、第5図で示すようにテ
ーパー19のついたAe−Cu合金パターンとなり、次
に残存するホトレジスト17を溶剤で除けばよい。
本発明は格子における光の回折乃至回シ込み効果とドラ
イエツチングとを併合するものであって実施例に用いた
イオンミーリング以外にガスプラズマエツチングのよう
にエツチング中にパターン形成材料のみならず、レジス
ト膜も同時にエツチングされるようなエツチングプロセ
スにおいて1本方法は効果を発揮する。
イエツチングとを併合するものであって実施例に用いた
イオンミーリング以外にガスプラズマエツチングのよう
にエツチング中にパターン形成材料のみならず、レジス
ト膜も同時にエツチングされるようなエツチングプロセ
スにおいて1本方法は効果を発揮する。
なお、段差を緩和すべきパターン位置は第3図に例示し
たような直線部である必要はなく、本パターンと並行に
設ければよく、また使用するレジストのタイプもポジ、
ネガ何れのタイプのものを用いても同様にテーパー状の
断面を持つパターンを作ることができる。
たような直線部である必要はなく、本パターンと並行に
設ければよく、また使用するレジストのタイプもポジ、
ネガ何れのタイプのものを用いても同様にテーパー状の
断面を持つパターンを作ることができる。
(g) 発明の効果
本発明の実施例によシ、半導体ICや磁気バブルメモリ
などの集積回路のパターン変差部において段差をデーパ
−状にすることができ、断線その他段差による障害を無
くすることができた。
などの集積回路のパターン変差部において段差をデーパ
−状にすることができ、断線その他段差による障害を無
くすることができた。
第1図は半導体ICの製造において、CVD法で絶縁層
を設けた際の断面構造、第2図は磁気バブルメモリチッ
プの導体パターンと駆動パターンとの関係を示す断面図
、第3図は本発明に係るマスクパターンの一部、第4図
は現像彼のレジスト膜の1v1面図、また第5図はドラ
イエツチング後の断面図である。 図において、12はマスクパターン、13は段差の緩和
が必友な位置、14はダミーマスクパターン、17tよ
ホトレジスト、19はテーパー。 177
を設けた際の断面構造、第2図は磁気バブルメモリチッ
プの導体パターンと駆動パターンとの関係を示す断面図
、第3図は本発明に係るマスクパターンの一部、第4図
は現像彼のレジスト膜の1v1面図、また第5図はドラ
イエツチング後の断面図である。 図において、12はマスクパターン、13は段差の緩和
が必友な位置、14はダミーマスクパターン、17tよ
ホトレジスト、19はテーパー。 177
Claims (1)
- 絶縁層を介して導体パターンが層構成されてなる集積回
路の形成に当り、積層により生ずる段差の緩和が必要な
箇所をもつ下層パターンを形成する際、該パターン位置
に近接して幅の狭いダミーパターンを複数個並行に配設
したマスクを用いて一レジストパターンを形成したる後
、ドライエツチングを行うことを特徴とするパターン形
成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57151507A JPS5941839A (ja) | 1982-08-31 | 1982-08-31 | パタ−ン形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57151507A JPS5941839A (ja) | 1982-08-31 | 1982-08-31 | パタ−ン形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5941839A true JPS5941839A (ja) | 1984-03-08 |
JPH0367335B2 JPH0367335B2 (ja) | 1991-10-22 |
Family
ID=15520015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57151507A Granted JPS5941839A (ja) | 1982-08-31 | 1982-08-31 | パタ−ン形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5941839A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62194627A (ja) * | 1986-02-20 | 1987-08-27 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2005257712A (ja) * | 2004-03-09 | 2005-09-22 | Hoya Corp | グレートーンマスク及びその製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5713180A (en) * | 1980-06-25 | 1982-01-23 | Fujitsu Ltd | Etching method |
-
1982
- 1982-08-31 JP JP57151507A patent/JPS5941839A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5713180A (en) * | 1980-06-25 | 1982-01-23 | Fujitsu Ltd | Etching method |
Cited By (3)
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JP2005257712A (ja) * | 2004-03-09 | 2005-09-22 | Hoya Corp | グレートーンマスク及びその製造方法 |
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