JPS5941839A - パタ−ン形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明は段差の影響を緩和した多層集積回路のパターン
形成方法に関する。

（ｂ）　　技術の背景 多層集積回路にはＩＣのように半導体単結晶基舌上に形
成されたもの、磁気バブルメモリ素子のように磁性ガー
ネット結晶基鈑上に形成されたもの、ハイブリッドＩＣ
のように磁器基鈑上に形成されたものがちシ、何れも基
鈑上に回路パターンが１−形成されている。

本発明は薄い絶縁層を距てて上下に回路パターンが存在
する場合に生ずる段差の影響を緩和した下層パターンの
形成法についてのものである。

（ｅ）　　従来技術と問題点 基板上に形成される微細パターンは大部分の場合薄膜形
成技術とホトエツチング技術とを用いた写真蝕刻技術で
作られている。また多層構成された微細パターンを絶縁
するための絶縁層は真空蒸宥法、ＣＶＤ法（化学的気相
成長法）、スピンコード法などを用いて作られているが
絶縁層の厚さ段 が薄いためｔ差を生じ、そのため段差部上に形成された
パターンは断線が起ｐ易く、また特性変化を生じ易い。

以下、半纏体ＩＣおよびバブルメモリチップを例として
説明する。

半纏体ＩＣの形成において、同一基板上に形成されてい
る多数の素子は相互に配線接続されているが、このため
の導体配線は縦方向および横方向に数多くパターン形成
され、絶縁層を介してクロースオーバすると共に絶縁層
に設けられたコンタクトホールを通じて上下のパターン
が接続されている。ここで導体パターンを形成する材料
には金（Ａｕ’）、アルミニウム（Ａ１）などの金属や
Ｍ。（モリブデン）、タングステン（Ｗ’）などの硅化
物が用いられ、また絶縁層を形成する材料には二酸化硅
素（Ｓ　ｓ　Ｏｘ）　ｒ窒化シリコン（ＳｉｌＮ４）な
どが用いられている。

さて、絶縁層の形成には５ｉｆｔ系絶縁物が最も多く使
用され、ＣＶＤ法、プラズマＣＶＤ法、　或はＲＦスパ
ッタリング法などが用いられ、ＣＶＤ法は７ラン（Ｓｉ
Ｈ，）と−酸化窒素（ＮｔＯ）との気相反ＬＵ、によシ
、またＲＦスパッタリング法では石英ａ　（Ｓ　ｉ　Ｏ
ｘ　）をターゲットとし、これにアルゴンイオン（Ａｒ
　　＞を衝突させてＳ１０．からなる薄膜が形成されて
いる。

第１図はＳｉ基鈑上に形成された半導体素子を連結する
Ａｔからなる導体パターン２にクロースオーバーして導
体パターンを設けるためにＳｉｎ、絶ｗ膜３をＣＶＤ法
で設けた状態を示すものであるが、導体パターン２の上
の杷縁膜に相似状の段差を生ずる以外にオーバーハング
４が生じ易く、この上に導体パターンを形成すると段差
或はオーバーハング４部で不児全接続を生じ易い。

また、第２図は磁気バブルメモリチップの実施例で磁性
ガーネット結晶膜５の上に厚さ約ｉｏｏ。

（５）のｓｔｏｗ杷縁族６があυ、この上に導体パター
ン７と駆動パターン８が積層されて形成されている状態
を示している。

すなわち、八９．・Ｃｕ合金からなる導体パターン７が
厚さ約４０００囚で形成されてゲート回路が構成されて
おり、この第１層回路の上にスピンコード法によりポリ
イミド系樹脂を約４ｏｏｏＱの厚さに被覆して絶縁層９
ｆ、作り、この上にパーマロイからなる駆動パターン８
が厚さ約４０００（Ｘ）で形成され工いる。

Φ さて・磁気バブルメモリは必方同磁昇によシ磁化ン８に
沿って移行する現象と導体パターン７を流れる信号パル
スによる誘導磁界との相互作用を利用するメモリである
が、第２図に示すように駆動。

パターン８が段差を伴って存在する場合に図示のような
面内磁界が与えられると、もともと駆動パターン８の端
面部１０に誘起される磁極以外に段差部１１にも誘起さ
れ、これは動作マージンの減少を招くと共に娯動作の原
因となる。

以上のように多層集積回路の形成に当って段差の存在は
製造歩留シのみならず特性にも悪影響を及ぼすので出来
得る限９段差をなくすことが必要である。それで、パタ
ーン形成のドライエツチングに際して無方向性エツチン
グを施す所絹テーパーエツチングによって段差部にテー
パーを設けるなどの方法がとられているが、この場合微
細パターンが形成できなくなったり、導体パターンでは
実効断面積が減少し、そのため大きな電流が流せなくな
るという不都合があった。

（ｄ）　　発明の目的 本発明は多層集積回路の形成に隙し、段差の発生を嫌う
部分をテーパー状にすることにより、段差の影響を無く
したパターン形成法を提供することを目的とする。

（ｅ）　　発明の構成 本発明の目的は段差の緩和が必要な個所をもつ下層パタ
ーンを形成する除にこのパターン位置に近接して幅の狭
いダミーパターンを複数個並行に設けたマスクを使用し
てレジストパターンを形成し、これをドライエツチング
することにょシ達成することができる。

（ｆ）　　発明の実施例 本発明は段差の緩和が必要なパターンを形成する場合、
これを形成するマスクに予め幅の狭い複数個のダミーパ
ターンを設け、この部分で生ずる回折光による回シ込み
効果を用いるものである。

第３図は本発明の実施例に使用するマスクパターンの一
部を示す平面図である。

すなわち、この実施例の場合、Ｍ−Ｃｕ合金からなる導
体パターンを形成するマスクパターン１２の一部で段差
の緩和が必要な位置１３に隣接して幅の狭いダミーマス
クパターン１４を設ける。

ここで、本実施例の場合、３個のダミーマスクパターン
１４が設けであるが、各パターン幅はそれぞれ１〔ＪＩ
ＩＩＩ〕でちゃ、導体パターン１２と第１のダミーパタ
ーン１５との間隔は１〔μ講〕で順次１．５〔μｍ）、
　　２（／１．）とあけである。さて、このようなマス
クを用いて通常の露光および現像を行う。

第４図は現１＃後の断面形状であって、５ｉｏｔ絶縁膜
６の上に形成されているＭ−ｃｕ合金薄膜工６の上にポ
ジ型ホトレジスト１７がちシ、これに第３図のマスクを
用いて露光し、現像を行った後の状態でダミーマスクパ
ターン１４が格子状に幅狭く形成されているために光の
回シ込みがあり、そのためダミーマスクパターン位置の
下のホトレジス）１７も感光されて図示するような起伏
１８が形成されることになる。

次に、イオンミーリング法などのドライエツチングを施
すとホトレジスト１７とＭ−ｃｕ金合金はエツチング速
度が異るためホトレジスト１７に覆われていない部分を
エツチングによシ除去した後は、第５図で示すようにテ
ーパー１９のついたＡｅ−Ｃｕ合金パターンとなり、次
に残存するホトレジスト１７を溶剤で除けばよい。

本発明は格子における光の回折乃至回シ込み効果とドラ
イエツチングとを併合するものであって実施例に用いた
イオンミーリング以外にガスプラズマエツチングのよう
にエツチング中にパターン形成材料のみならず、レジス
ト膜も同時にエツチングされるようなエツチングプロセ
スにおいて１本方法は効果を発揮する。

なお、段差を緩和すべきパターン位置は第３図に例示し
たような直線部である必要はなく、本パターンと並行に
設ければよく、また使用するレジストのタイプもポジ、
ネガ何れのタイプのものを用いても同様にテーパー状の
断面を持つパターンを作ることができる。

（ｇ）　　発明の効果 本発明の実施例によシ、半導体ＩＣや磁気バブルメモリ
などの集積回路のパターン変差部において段差をデーパ
−状にすることができ、断線その他段差による障害を無
くすることができた。

【図面の簡単な説明】

第１図は半導体ＩＣの製造において、ＣＶＤ法で絶縁層
を設けた際の断面構造、第２図は磁気バブルメモリチッ
プの導体パターンと駆動パターンとの関係を示す断面図
、第３図は本発明に係るマスクパターンの一部、第４図
は現像彼のレジスト膜の１ｖ１面図、また第５図はドラ
イエツチング後の断面図である。 図において、１２はマスクパターン、１３は段差の緩和
が必友な位置、１４はダミーマスクパターン、１７ｔよ
ホトレジスト、１９はテーパー。 １７７

Claims (1)

【特許請求の範囲】
1. 絶縁層を介して導体パターンが層構成されてなる集積回
   路の形成に当り、積層により生ずる段差の緩和が必要な
   箇所をもつ下層パターンを形成する際、該パターン位置
   に近接して幅の狭いダミーパターンを複数個並行に配設
   したマスクを用いて一レジストパターンを形成したる後
   、ドライエツチングを行うことを特徴とするパターン形
   成方法。