JP2000058549A - 集積回路配線の形成方法 - Google Patents

集積回路配線の形成方法

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JP2000058549A
JP2000058549A JP10220339A JP22033998A JP2000058549A JP 2000058549 A JP2000058549 A JP 2000058549A JP 10220339 A JP10220339 A JP 10220339A JP 22033998 A JP22033998 A JP 22033998A JP 2000058549 A JP2000058549 A JP 2000058549A
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insulating film
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resist pattern
etching
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Shuji Asai
周二 浅井
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Abstract

(57)【要約】 【課題】 従来、絶縁膜をRIEするときにマスクとな
る配線のAlやAuは弗素系プラズマではほとんどエッ
チングされない。しかし多層配線の厚い絶縁膜を速くエ
ッチングしようとして印加する高周波電力を強めると、
イオンシースによるスパッタ効果で配線金属がエッチン
グされ、絶縁膜表面に再付着して残り、電流リークの要
因になる。 【解決手段】 基板上に絶縁膜と配線を積み重ね多層配
線を形成した後、各層の配線パターンを和合成したレジ
ストパターンをマスクに前記絶縁膜を垂直にドライエッ
チングして除去し、サイドエッチングを加え、絶縁膜を
保持できる程度に細める。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体集積回路の多
層配線の形成方法に関し、特に配線容量を小さくし高速
動作を可能にする多層配線の形成方法に関する。
【0002】
【従来の技術】近年、SiバイポーラトランジスタやG
aAsショットキー接触型電界効果トランジスタを用い
た集積回路により、単位論理ゲート当たり数十ピコ秒で
動作する超高速の信号処理回路や記憶回路が開発されて
いる。これら集積回路で要求されることは少ない消費電
力で高速動作することである。素子数が多くなるほど、
配線が長くなり配線間が狭くなって配線の寄生容量が増
大し、動作速度への影響が大きくなる。寄生容量が大き
いほど、動作速度を確保するために、この静電容量を充
放電する電力が必要になる。速度/電力の性能指数を向
上させるために、寄生容量を削減することが重要にな
る。寄生容量に関係する配線長を短くするには、コンピ
ュータ等の支援により回路の配置を最適化することがな
される。
【0003】一方、配線間容量を小さくするには第1に
配線間隔を広くすることである。配線の幅と間隔の基準
を1:3や1:5や1:10と大きくする。しかし信号
線を4ビットや8ビットに対応して並べると配線領域が
広がりチップが大きくなる問題があった。また、層間絶
縁膜を厚くすることで交差する配線容量を下げるように
される。しかし層間絶縁膜の厚さは生産性や基板への応
力から極端に厚くすることはできない。
【0004】第2に配線間容量を小さく方法として、配
線を比誘電率4のSiO2に埋め込むのではなく、比誘
電率1の空気にするエアーブリッジがあった。この形成
はホトレジスト等を層間膜として多層配線を形成した
後、層間膜のホトレジストを溶解して除去し、スルーホ
ールの金属を柱として配線を支える中空構造とする。し
かし長い配線では垂れ下がり、他の配線と接触する問題
があった。このため、配線の保持を改善した方法を特公
平5−66738号(以下、「従来例1」と記す)にお
いて提案した。
【0005】この多層配線の形成方法を3層配線の例
で、図8(a)〜(c)を用いて説明する。図8(a)
に示すように、まず一般的に3層配線の形成を行う。S
iO2等の絶縁膜2aに覆われた基板1にアルミニウム
Alもしくは金Auをスパッタ堆積してドライ加工する
第1層配線3aの形成、絶縁膜2bの堆積、ホトレジス
トもしくはスピン・オン・グラス(SOG)を塗布して
ドライエッチングする絶縁膜の平坦化、絶縁膜へのスル
ーホール形成、次の第2層配線3bの形成、とこのよう
な一連の工程を繰り返すことで3層配線が形成される。
【0006】図8(b)に示すように、陰極結合・平行
平板型ドライエッチング(リアクティブ・イオン・エッ
チング(RIE))で、塩素を含まないCF4等の弗素
系ガスを用いて絶縁膜2を垂直にエッチングする。絶縁
膜の中にある配線材料のAlやAuは弗素系ガスではエ
ッチングされないため残り、これら配線の下に板状の絶
縁物5が残る。この残った絶縁物5が配線3を保持す
る。配線の側方の絶縁膜はエッチングで除去されて空気
となるため、配線間容量が低減される。
【0007】図8(c)は、さらに配線容量を低減する
ため、弗素系ガスによる等方性ドライエッチングで、配
線3の下に残る絶縁膜をサイドエッチングして薄くす
る。一度垂直に加工されているため、横方向は均一に薄
くなる。等方性ドライエッチングは、円筒型や陽極結合
・平行平板型を用いる。
【0008】また、図示しないが、配線を湿気や腐食か
ら保護するため、絶縁膜を全体に薄く設ける。これは、
図8(b)の状態でサイドエッチングしない場合も、薄
く保護の絶縁膜を設けることが有効である。
【0009】
【発明が解決しようとする課題】図8(b)において、
絶縁膜をRIEするときにマスクとするAlやAuは、
弗素系プラズマではほとんどエッチングされない。しか
し多層配線の厚い絶縁膜を速くエッチングしようとして
印加する高周波電力を強めると、イオンシースによるス
パッタ効果で配線金属がエッチングされるようになる。
問題は、このエッチングされたAlやAuが絶縁膜表面
に再付着して残り、電流リークの要因になることであ
る。
【0010】したがって本発明が解決しようとする課題
は、配線間の絶縁膜除去で、配線金属の再付着による電
流リークを抑制し、配線間容量を低減した配線構造を得
ることである。
【0011】
【課題を解決するための手段】本発明によれば、基板上
に絶縁膜と配線を積み重ねて多層配線を形成する工程
と、前記多層配線における各層の配線パターンを和合成
したレジストパターンを前記多層配線の上に設ける工程
と、前記レジストパターンをマスクとして前記絶縁膜を
垂直にドライエッチングして除去する工程と、前記レジ
ストパターンを除去する工程と、を有する集積回路配線
の形成方法が提供される。
【0012】前記和合成した配線パターンから離れた領
域に、ダミーのパターンを併せて設けることができる。
【0013】また前記絶縁膜を垂直にドライエッチング
する工程と前記レジストパターンを除去する工程との間
に、前記の残った絶縁膜を等方性エッチングで横方向に
細めてもよい。
【0014】さらに、前記絶縁膜を垂直にドライエッチ
ングする工程の後、前記ダミーパターンを有する場合は
これに対応する前記絶縁膜を覆い、かつ前記配線の上を
間隔を置いて横切るように覆う第2のレジストパターン
を設ける工程と、前記配線の上下に残った絶縁膜を等方
性エッチングし、かつ前記第2のレジストパターンの下
に前記絶縁膜を残すことができる。
【0015】最後の前記レジストパターンを除去する工
程の後、前記配線を保護する絶縁膜を設けてもよい。
【0016】さらに本発明によれば、基板上に絶縁膜と
配線を積み重ね多層配線を形成する工程と、前記多層配
線の側方もしくは配線間に開口を有し、かつ前記開口を
閉じた領域が前記配線幅より広く前記配線を帯状に横切
り、かつ前記帯状に横切る領域が前記配線に沿って間隔
を置いて設けられるレジストパターンを前記多層配線の
上に設ける工程と、前記レジストパターンをマスクに前
記絶縁膜を垂直にドライエッチングする工程と、前記配
線の上下に残った絶縁膜を等方性エッチングして除去
し、かつ前記レジストパターンの下に前記絶縁膜を残す
工程と、前記レジストパターンを除去する工程とを有す
る集積回路配線の形成方法が提供される。
【0017】最後の前記レジストパターンを除去する工
程の後、前記配線を保護する絶縁膜を設けてもよい。
【0018】本発明はさらに、基板上に絶縁膜と配線を
積み重ねて形成する多層配線において、最小単位の幅の
配線と幅の広い配線とが異なる層で交差する箇所で、前
記の幅の広い配線を長さ方向に前記最小単位の幅以上で
細分化して隙間を開ける集積回路配線の形成方法を提供
する。
【0019】
【発明の実施の形態】(第1の実施の形態)図1(a)
〜(c)は、本発明の第1の実施の形態を説明するため
の工程断面図である。
【0020】まず従来例1と同様、図8(a)に示すよ
うに、3層配線を形成する。厚さ1.5μmのSiO2
等の絶縁膜2aに覆われた半絶縁性GaAs基板1にア
ルミニウムAlを厚さ0.5μmスパッタ堆積し、ホト
レジスト膜をマスクに塩素系ガスを用いてドライ加工し
第1層配線3aを形成する。プラズマ成長SiO2の絶
縁膜2bを厚さ2.0μm堆積する。ホトレジスト膜も
しくはスピン・オン・グラス(SOG)を塗布し、この
表面の平坦性を利用してドライエッチングして絶縁膜表
面を平坦化する。絶縁膜2bの厚さは1.5μmに減少
し、第1層配線3a上の厚さは1.0μmとなる。
【0021】絶縁膜2bにRIEでスルーホールを形成
し、配線3aの面を露出する。また、始めと同様に配線
金属をスパッタ堆積し第2層配線3bを形成する。この
ような工程を繰り返すことで3層配線が形成される。
【0022】第1層と第2層の信号配線の配線ルールは
線幅1.0μmと線間2.5μmとする。給電配線とし
ての第3層配線は金属厚さを5μmと厚くしてシート抵
抗を下げる。第3層配線の下、第2層配線の上の絶縁膜
2cは平坦化した後に追加堆積して3μmと厚くし、幅
広い第3層電源配線と第2層信号配線の交差容量を低減
する。絶縁膜の厚さは第1層2aが1.5μm、第2層
2bが1.5μm、第3層2cが3.0μmで、合計
6.0μmである。
【0023】一般的な半導体集積回路の多層配線は、第
1層および第2層が信号配線、第3層が電源配線に割り
当てられる。第1層と第2層各々の信号配線は縦横一方
向に割り当て、立体交差を自由にする。第3層の電源配
線は、ブロック間もしくは回路群間に幅広いものが設け
られ、単位論理回路で信号配線群の上を横切る箇所は幅
の細いものにされ、信号配線の交差容量を低減するよう
に配慮される。また、電源配線として第3層を立体交差
するときには第2層さらには第1層を重ねて用い抵抗を
下げるようにする。
【0024】なお、図1や図8において配線を全て一方
向に示したが、説明を簡単にするためにこのようにし
た。
【0025】次に図1(a)に示すように、形成された
3層配線の上に各層の配線パターンを重ね合わせたホト
レジストのパターン4を設ける。ホトレジスト膜の厚さ
は2μmである。このパターン形成は通常のステッパ露
光による。
【0026】図1(b)に示すようにこのホトレジスト
パターン4をマスクに配線間にある厚さ6μmの絶縁膜
2をRIEで垂直エッチングする。RIEは、CHF3
ガス、もしくはCF4ガスに水素を数十%添加し、Si
2/ホトレジストのエッチング選択比を5倍以上に高
める。また、実際には基板表面にあるトランジスタ等の
半導体素子に損傷の影響を与えないように、絶縁膜2を
厚さ0.5μm程度残す。図1(c)に示すようにホト
レジストパターン4を除去すると、配線間の絶縁膜が除
去され、配線3が板状の絶縁物5で支えられた配線構造
が残る。
【0027】従来例1のように直接に配線金属をマスク
にRIEを行うと、対向する配線間がリークで1kΩ以
下になることがあったが、このような方法によれば10
MΩ以上の絶縁が維持される。評価したパターンは2つ
櫛状の配線パターンが対向し、伸びた櫛歯が交互に対向
するように入り込んだものである。櫛歯の配線は幅1.
0μm、対向する間隔は2.5μmで、対向する全横幅
は数十mmである。本発明の方法によれば、配線金属が
直接にRIEでスパッタされることがなくなり、配線金
属が再付着して電流のリークパスになることがない。
【0028】この配線パターンでの配線間容量は、比誘
電率4のSiO2に埋め込まれた第2層配線の初期では
90fF/mmであるが、配線間のRIE除去すること
で50fF/mmと約半分に下がる。配線間だけである
が、絶縁膜を除去することは有効である。この容量の測
定はパッド等の付属容量を別のパターンで測定し除去し
た。
【0029】次に図1(a)における、3層配線のパタ
ーンを重ね合わせたホトレジストのパターン4の作成に
ついて説明する。パターン作成は計算機援用設計(CA
D:Computer Aided Design)を用いて行う。1〜3層
のパターンを和(OR)で合成し、マージンとして0.
2μm広げる。図2(a)の上面図を用い改めて説明す
る。配線3のパターンを点線で示す。第1層配線3aと
この上部を交差する第2層配線3bがある。両者を重ね
合わせて和合成し、0.2μm広げて実線で示したもの
がホトレジストのパターンである。
【0030】また、ウエハの裏面研磨やチップの真空吸
着での表面配線を保護するため、配線から離れたパター
ンがない領域にダミーパターン6を設ける。方法は和合
成したパターンを反転(NOT)してパターンでない部
分をパターン化し、このパターンを4.0μm狭めて元
のパターンに和合成する。反転して狭めたときに細い配
線間のパターンは消えてなくなり、大きな隙間パターン
のみが残る。
【0031】図2(a)の上面図に示したA−A'間に
ついてホトレジスト4が設けられた断面を図2(b)に
示す。この後、絶縁膜をRIEでエッチングしホトレジ
ストパターン4を除去した状態を図2(c)に示す。ダ
ミーパターン6の絶縁膜が配線から4μm離れるため、
配線寄生容量が抑制され影響が少ない。
【0032】設けられた絶縁膜のダミーパターンは、ウ
エハ表面形成後にウエハ基板を薄くする裏面研磨で、表
面側を保持するとき、配線が崩れないように保護する。
また、ダイシングしてチップ化した後にケースへの組み
込みで、チップの表面を真空吸着するとき、配線を保護
する。
【0033】(第2の実施の形態)配線下の板状の絶縁
物5を従来例1と同様に細めることは可能である。図3
(a)〜(c)を用いて説明する。図1(b)のホトレ
ジスト4をマスクに絶縁膜2をRIEで垂直にエッチン
グし、ホトレジスト4を残した状態で、図3(a)に示
すように等方性エッチングにより横方向に0.5μmサ
イドエッチングし、板状の絶縁物5を約0.4μmまで
細める。装置はCF4ガスを用いた円筒型である。始め
に垂直にエッチングされているため、横方向に一定な速
度でエッチングが進む。円筒型エッチング装置はRIE
のようなイオンシースによるイオンの加速がないため、
配線金属のスパッタがない。
【0034】また、円筒型に替えて陽極結合の平行平板
型でもイオンシースの作用が少ないため、等方的なエッ
チングが可能である。なお、トランジスタ等の半導体素
子に影響を与えないために、RIE後に残す絶縁膜2の
厚さは1.0μmとする。0.5μmの等方性エッチン
グ後に、0.5μmの絶縁膜が残る。
【0035】図3(b)に示すようにホトレジストパタ
ーン4を剥離除去する。次に図3(c)に示すように、
露出した配線3を湿気等から保護するため、プラズマ窒
化膜(SiNx)の保護絶縁膜7を厚さ0.1μmと薄
く設ける。
【0036】第1の実施の形態で述べた対向する配線パ
ターンにおける配線間の抵抗は10MΩ以上で、サイド
エッチングの追加で電流リークの増大はない。円筒型エ
ッチングが化学的で、スパッタ性がないため問題がな
い。
【0037】この配線パターンで配線間容量は、多層配
線形成後の90fF/mm、RIE後の50fF/mm
から、配線を支える板状絶縁物をサイドエッチングで細
めることで40fF/mmに下がる。ただし、比誘電率
7のSiNx膜で覆うことで配線間容量がすこし増加し
ている。
【0038】信号配線群の上を横切る給電配線は信号配
線に比べて幅が広い。この領域では図4に示すように、
信号配線12の上の給電配線13を幅1.0μmと間隔
1.4μmのピッチで隙間を設けて細分化しスリット状
にする。パターンとしては広がるが、給電配線の下の絶
縁膜がサイドエッチングされて少なくなり、給電配線と
信号配線間の静電容量が削減される。一方、薄い板状の
絶縁物が残ることで給電配線が保持される。
【0039】(第3の実施の形態)第2の実施の形態で
は配線の上下に絶縁膜が薄く残り配線を保持するが、こ
の絶縁膜のために寄生容量が残る。この寄生容量を削減
する方法を、第1の実施の形態における図2(c)に続
き、図5(a)〜(c),図6(d)〜(e)を用いて
説明する。
【0040】図2(c)のように加工した後、図5
(a)の上面図に実線で示すようにホトレジストパター
ン8を設ける。細かい点線が配線、荒い破線が絶縁膜の
パターンで、図2(a)に対応する。ホトレジストパタ
ーン8は、絶縁膜2のダミーパターン6を覆い、配線部
を横切る4.0μmの幅で覆い、これを約10μm間隔
で設ける。CAD作業では、絶縁膜のダミーパターンを
0.5μm広げたパターンを作成し、開口部を横切るよ
うに幅4μmの長方形パターンを重ね和合成する。この
横切るパターンの配置は、CADに配線の交点と端点を
認識させ、各点間を約10μmの等分割の間隔で設ける
ように設定する。また、トランジスタ等の半導体素子領
域にも保護用のパターンを設ける。
【0041】図5(a)の上面図におけるB−B'に対
応する断面を図5(b)に示す。第1層配線3aの中央
に沿ってであり、この上を第2層配線3bが横切ってい
る。第1層配線3aの上部のため、第2層配線3bは絶
縁膜2に埋め込まれている。配線を覆うホトレジストパ
ターン8は第1層配線3aおよびこの上下にある絶縁膜
2を囲むように覆う。絶縁膜2の奥側にあるホトレジス
トパターン8を点線で示す。
【0042】次に図5(c)に示すように、円筒型エッ
チング装置でCF4ガスを用いて1.5μmサイドエッ
チングを行う。ホトレジストパターン8の領域に幅1μ
mの絶縁物の柱9が残る。それ以外の配線部分は配線幅
1.0μmに対応して絶縁膜がサイドエッチングされて
なくなる。なお、この図ではホトレジストより奥側に見
える線は複雑にしないため示してない。そして、ホトレ
ジスト8を除去したところを図6(d)に示す。次に図
6(e)に示すように、露出した配線3を湿気等から保
護するため、プラズマ窒化膜(SiNx)の保護絶縁膜
7を厚さ0.1μmと薄く設ける。
【0043】配線パターンでの配線間容量は、多層配線
形成後の90fF/mm、RIE後の50fF/mm、
サイドエッチング後の40fF/mmに対して、本実施
形態のように一定間隔の絶縁物の柱9に配線が支えられ
たエアブリッジに近づけることで30fF/mmと初期
の30%に下がる。
【0044】第2の実施の形態で信号配線群の上を横切
る給電配線を幅1.0μmと間隔1.4μmでスリット
化することを述べた。この実施の形態ではサイドエッチ
ング量が大きいため、細分化する配線の幅を2.0μm
と広くしてパターンの広がりを少なくできる。この場合
は配線下の絶縁膜はサイドエッチングされてなくなる。
一方、給電配線の幅を4μmとすればこの下に幅1μm
の板状の絶縁物が残り、給電配線が保持される。
【0045】(第4の実施の形態)第3の実施の形態で
は合計2枚の露光ステッパレチクルを必要とする。次に
露光ステッパレチクル1枚でこの仕上がりに近い形状を
得る方法について説明する。
【0046】図7(a)はこのホトレジストのパターン
の上面図である。点線が配線で、この側方に実線で示す
長方形の開口が設けられる。CAD作業は、図2(a)
に示した配線パターンおよびこれから一定間隔離れたダ
ミーパターンで形成される各々の間の開口部に、図5
(a)と同様に配線とこの開口を横切るように長方形の
パターンを約10μmの毎の間隔で重ね和合成する。こ
の横切るパターンの幅は3μmとする。この横切るパタ
ーンの配置は、CADに配線の交点と端点を認識させ、
各点間を約10μmの等分割の間隔で設けるように設定
する。また、信号配線の上を横切る領域の給電配線は線
幅3.0μm,間隔1.2μmのピッチで細分化してス
リット化する。
【0047】ホトレジストパターンを設けた後の加工は
これまで述べた工程を組み合わせる。RIEで絶縁膜を
垂直にエッチングし、円筒型エッチング装置で絶縁膜を
1μmサイドエッチングし、ホトレジストパターンを除
去する。図7(b)に示すように、幅1μm配線の下の
絶縁膜は除去される。一方、配線を横切るように設けた
幅3μmのホトレジストパターンや細分化した給電配線
の下には絶縁物10が約1μmの幅で板状もしくは節状
に残る。この後これまでの実施の形態で述べた通り、プ
ラズマ窒化膜(SiNx)の保護絶縁膜7を厚さ0.1
μmと薄く設け、配線を保護する。
【0048】この節状に残る絶縁膜10が配線3を保持
する。節状の絶縁膜がダミーパターン6に接続されるた
め、第3の実施の形態におえる柱状に比べ配線を保持す
る強度が大きい。配線容量は、配線方向に対して約1
0:1の割合で絶縁膜が存在するが、大半が中空のため
寄生容量が削減される。
【0049】また、トランジスタ等の半導体素子に影響
を与えないために、RIE後に残す絶縁膜2の厚さは
1.5μmとする。1.0μmの等方性エッチング後
に、0.5μmの絶縁膜が残る。
【0050】以上述べた一連の集積回路配線の形成方法
は、アナログ集積回路やマイクロ波集積回路に使用され
るスパイラル型等のインダクタやコイルにも有用であ
る。これらは多層配線群として構成され、配線間の寄生
容量を低減し高周波性能を高めることが必要とされる。
本発明の多層配線の形成方法により配線間の絶縁物を大
半除去することで寄生容量が低減できる。
【0051】
【発明の効果】本発明の集積回路配線の形成方法は、多
層配線をレジストで覆って配線間の絶縁膜除去すること
で、配線金属の再付着による電流リークを抑制できる。
また、配線の横の絶縁膜を除去し、配線の上下の絶縁膜
も配線を保持できる程度に細めることで、配線の寄生容
量を低減でき、集積回路の動作速度/電力の性能指数を
向上できる。
【図面の簡単な説明】
【図1】(a)〜(c)は本発明の第1の実施の形態を
説明するための工程断面図。
【図2】本発明の第1の実施の形態を説明するための図
で、(a)は上面図、(b)および(c)は工程断面
図。
【図3】(a)〜(c)は本発明の第2の実施の形態を
説明するための工程断面図。
【図4】本発明の第2の実施の形態を説明するための上
面図。
【図5】本発明の第3の実施の形態を説明するための図
で、(a)は上面図、(b)(c)は工程断面図。
【図6】(d)〜(e)は図5(c)に続く工程断面
図。
【図7】(a),(b)は本発明の第4の実施の形態を
説明するための上面図。
【図8】(a)〜(c)は従来例を説明するための工程
断面図。
【符号の説明】
1 基板 2,2a,2b,2c 絶縁膜 3 配線 3a 第1層配線 3b 第2層配線 3c 第3層配線 4 ホトレジスト 5 絶縁物 6 ダミーパターン 7 保護絶縁膜 8 ホトレジスト 9 絶縁物柱 10 開口パターン 11 節状の絶縁物 12 信号配線 13 給電配線 14 隙間

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 基板上に絶縁膜と配線を積み重ねて多層
    配線を形成する工程と、前記多層配線における各層の配
    線パターンを和合成したレジストパターンを前記多層配
    線の上に設ける工程と、前記レジストパターンをマスク
    として前記絶縁膜を垂直にドライエッチングして除去す
    る工程と、前記レジストパターンを除去する工程と、を
    有する集積回路配線の形成方法。
  2. 【請求項2】 前記和合成した配線パターンから離れた
    領域にダミーのパターンを併せて設ける請求項1に記載
    の方法。
  3. 【請求項3】 前記絶縁膜を垂直にドライエッチングす
    る工程と前記レジストパターンを除去する工程との間
    に、前記の残った絶縁膜を等方性エッチングで横方向に
    細める工程を有する請求項1または2に記載の方法。
  4. 【請求項4】 前記絶縁膜を垂直にドライエッチングす
    る工程の後、前記ダミーパターンを有する場合はこれに
    対応する前記絶縁膜を覆い、かつ前記配線の上を間隔を
    置いて横切るように覆う第2のレジストパターンを設け
    る工程と、前記配線の上下に残った絶縁膜を等方性エッ
    チングし、かつ前記第2のレジストパターンの下に前記
    絶縁膜を残す工程とを有する請求項1または3に記載の
    方法。
  5. 【請求項5】 最後の前記レジストパターンを除去する
    工程の後、前記配線を保護する絶縁膜を設ける工程とを
    有する請求項1,3または4に記載の方法。
  6. 【請求項6】 基板上に絶縁膜と配線を積み重ね多層配
    線を形成する工程と、前記多層配線の側方もしくは配線
    間に開口を有し、かつ前記開口を閉じた領域が前記配線
    幅より広く前記配線を帯状に横切り、かつ前記帯状に横
    切る領域が前記配線に沿って間隔を置いて設けられるレ
    ジストパターンを前記多層配線の上に設ける工程と、前
    記レジストパターンをマスクに前記絶縁膜を垂直にドラ
    イエッチングする工程と、前記配線の上下に残った絶縁
    膜を等方性エッチングして除去し、かつ前記レジストパ
    ターンの下に前記絶縁膜を残す工程と、前記レジストパ
    ターンを除去する工程とを有する集積回路配線の形成方
    法。
  7. 【請求項7】 最後の前記レジストパターンを除去する
    工程の後、前記配線を保護する絶縁膜を設ける工程とを
    有する請求項6に記載の方法。
  8. 【請求項8】 基板上に絶縁膜と配線を積み重ねて形成
    する多層配線において、最小単位の幅の配線と幅の広い
    配線とが異なる層で交差する箇所で、前記の幅の広い配
    線を長さ方向に前記最小単位の幅以上で細分化して隙間
    を開ける集積回路配線の形成方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004172620A (ja) * 2002-11-15 2004-06-17 United Microelectronics Corp エアギャップを有する集積回路及びその製作方法
JP2007027481A (ja) * 2005-07-19 2007-02-01 Seiko Epson Corp 半導体装置
US7777334B2 (en) 2005-07-06 2010-08-17 Seiko Epson Corporation Semiconductor device having active element formation region provided under a bump pad
US8878365B2 (en) 2005-07-13 2014-11-04 Seiko Epson Corporation Semiconductor device having a conductive layer reliably formed under an electrode pad
TWI557830B (zh) * 2014-03-26 2016-11-11 Hitachi Int Electric Inc A substrate processing apparatus, a manufacturing method of a semiconductor device, and a mouthpiece cover

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004172620A (ja) * 2002-11-15 2004-06-17 United Microelectronics Corp エアギャップを有する集積回路及びその製作方法
US7777334B2 (en) 2005-07-06 2010-08-17 Seiko Epson Corporation Semiconductor device having active element formation region provided under a bump pad
US8878365B2 (en) 2005-07-13 2014-11-04 Seiko Epson Corporation Semiconductor device having a conductive layer reliably formed under an electrode pad
JP2007027481A (ja) * 2005-07-19 2007-02-01 Seiko Epson Corp 半導体装置
US7936064B2 (en) 2005-07-19 2011-05-03 Seiko Epson Corporation Semiconductor device
US8441125B2 (en) 2005-07-19 2013-05-14 Seiko Epson Corporation Semiconductor device
TWI557830B (zh) * 2014-03-26 2016-11-11 Hitachi Int Electric Inc A substrate processing apparatus, a manufacturing method of a semiconductor device, and a mouthpiece cover

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