JP2767594B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2767594B2 JP2767594B2 JP63289207A JP28920788A JP2767594B2 JP 2767594 B2 JP2767594 B2 JP 2767594B2 JP 63289207 A JP63289207 A JP 63289207A JP 28920788 A JP28920788 A JP 28920788A JP 2767594 B2 JP2767594 B2 JP 2767594B2
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 〔概要〕 半導体装置用基板の位置合わせを行うために該基板表
面に形成された薄膜パターンの形成方法に関し， 該薄膜パターンのエッジ部から得られる段差情報量を
増大可能とすることを目的とし， 半導体装置を構成するための薄膜と同時にエッチング
可能な材料から成る下地層を該半導体装置が形成される
基板表面における位置合わせパターン形成位置を包含す
る所定領域に形成する工程と，該下地層が形成された該
基板表面全体に該薄膜を形成する工程と，該半導体装置
を形成するために該薄膜を選択的にエッチングすると同
時に，該位置合わせパターン形成位置の外周領域におけ
る該薄膜もしくは該位置合わせパターン形成位置におけ
る該薄膜を選択的にエッチングし且つこれにより表出す
る該下地層の一部を選択的にエッチングする工程を含む
ことから構成される。
面に形成された薄膜パターンの形成方法に関し， 該薄膜パターンのエッジ部から得られる段差情報量を
増大可能とすることを目的とし， 半導体装置を構成するための薄膜と同時にエッチング
可能な材料から成る下地層を該半導体装置が形成される
基板表面における位置合わせパターン形成位置を包含す
る所定領域に形成する工程と，該下地層が形成された該
基板表面全体に該薄膜を形成する工程と，該半導体装置
を形成するために該薄膜を選択的にエッチングすると同
時に，該位置合わせパターン形成位置の外周領域におけ
る該薄膜もしくは該位置合わせパターン形成位置におけ
る該薄膜を選択的にエッチングし且つこれにより表出す
る該下地層の一部を選択的にエッチングする工程を含む
ことから構成される。
本発明は，半導体装置の製造方法，とくに、半導体装
置用の基板の位置合わせを行うために該基板表面に形成
された薄膜パターンの形成方法に関する。
置用の基板の位置合わせを行うために該基板表面に形成
された薄膜パターンの形成方法に関する。
半導体装置の製造においては，例えば，フォトリソグ
ラフィにおける半導体基板とフォトマスクとの位置合わ
せ，あるいは，電子ビーム露光における露光装置と半導
体基板との位置合わせが行われる。この位置合わせは，
半導体基板表面に形成された位置合わせ用のマークない
しはパターンを基準にして行われるが，半導体基板表面
に画定されたチップ領域の１つないし複数を単位として
順次行うステップ・アンド・リピート方式の露光におい
ては，通常，チップ領域間のスクライブ領域に形成され
ている位置合わせパターンに基づき、当該チップ領域の
最終的な位置合わせが行われる。
ラフィにおける半導体基板とフォトマスクとの位置合わ
せ，あるいは，電子ビーム露光における露光装置と半導
体基板との位置合わせが行われる。この位置合わせは，
半導体基板表面に形成された位置合わせ用のマークない
しはパターンを基準にして行われるが，半導体基板表面
に画定されたチップ領域の１つないし複数を単位として
順次行うステップ・アンド・リピート方式の露光におい
ては，通常，チップ領域間のスクライブ領域に形成され
ている位置合わせパターンに基づき、当該チップ領域の
最終的な位置合わせが行われる。
このような位置合わせ作業の高精度化あるいは自動化
のために，第４図に示すように，上記の位置合わせパタ
ーンを薄膜201で形成しておき，半導体基板200に所定方
向からレーザ光202等を照射し，位置合わせパターンの
エッジ部の段差による散乱光203の強度が最大となるよ
うに半導体基板200を移動する方法が用いられている。
例えば，位置合わせ精度を高めるために，上記のような
位置合わせパターンを一直線上に多数配列し，各々の位
置合わせパターンからの散乱光203が干渉して生じた回
折光を検出する。
のために，第４図に示すように，上記の位置合わせパタ
ーンを薄膜201で形成しておき，半導体基板200に所定方
向からレーザ光202等を照射し，位置合わせパターンの
エッジ部の段差による散乱光203の強度が最大となるよ
うに半導体基板200を移動する方法が用いられている。
例えば，位置合わせ精度を高めるために，上記のような
位置合わせパターンを一直線上に多数配列し，各々の位
置合わせパターンからの散乱光203が干渉して生じた回
折光を検出する。
上記位置合わせパターンは，通常，チップ領域に形成
される絶縁層または配線層をスクライブ領域にも残した
ものから成る。例えば，半導体基板全面に絶縁層を形成
し，チップ領域における該絶縁層に開口を設ける工程に
おいて，スクライブ領域における該絶縁層を所定の位置
合わせパターンにエッチングする。このエッチングにお
いて，該絶縁層が所定の位置合わせパターンとして残さ
れるか，あるいは該絶縁層に所定位置合わせパターンに
対応する開口が形成される。すなわち，上記位置合わせ
パターンは，該絶縁層から成る凸部，または，該絶縁層
に形成された凹部の双方の場合がある。また，絶縁層の
代わりに，チップ領域における配線層を用いて，位置合
わせパターンが形成される場合もある。
される絶縁層または配線層をスクライブ領域にも残した
ものから成る。例えば，半導体基板全面に絶縁層を形成
し，チップ領域における該絶縁層に開口を設ける工程に
おいて，スクライブ領域における該絶縁層を所定の位置
合わせパターンにエッチングする。このエッチングにお
いて，該絶縁層が所定の位置合わせパターンとして残さ
れるか，あるいは該絶縁層に所定位置合わせパターンに
対応する開口が形成される。すなわち，上記位置合わせ
パターンは，該絶縁層から成る凸部，または，該絶縁層
に形成された凹部の双方の場合がある。また，絶縁層の
代わりに，チップ領域における配線層を用いて，位置合
わせパターンが形成される場合もある。
ところで，半導体装置の高性能化および高密度化の要
請から，半導体回路パターンが微細化し，これにともな
って，絶縁層や配線層も薄膜化する方向にある。その結
果，上記のようにチップ領域における形成と同時にスク
ライブ領域に形成された絶縁層あるいは配線層から成る
位置合わせ用パターンの膜厚も小さくなり，エッジ部の
段差によるレーザ光等の散乱強度ないし回折強度が低く
なる。
請から，半導体回路パターンが微細化し，これにともな
って，絶縁層や配線層も薄膜化する方向にある。その結
果，上記のようにチップ領域における形成と同時にスク
ライブ領域に形成された絶縁層あるいは配線層から成る
位置合わせ用パターンの膜厚も小さくなり，エッジ部の
段差によるレーザ光等の散乱強度ないし回折強度が低く
なる。
従来，膜厚の小さい位置合わせパターンからの低強度
の散乱光ないし回折光は，検出系の感度を上げることに
より検出を行っていた。しかし，膜厚がさらに小さくな
ると，膜厚のバラツキの下限近傍の薄膜から成る位置合
わせパターンからの散乱光ないし回折光の強度が検出系
の感度限界を割ってしまう場合が生じる。とくに，ウエ
ハ等の基板面内における膜厚分布のバラツキが大きい場
合には,1つないし複数のチップ領域を単位として行われ
る露光ごとに，位置合わせパターンの検出が可能であっ
たり不可能であったりする。その結果，位置合わせパタ
ーンの検出率が低下する。位置合わせパターンが検出不
可能である場合には，対応するチップ領域に対する露光
が自動的に行われず，その結果，露光工程の処理能力が
著しく損なわれ，また，当該チップ領域が不良品となる
ために製造歩留りも低下する。
の散乱光ないし回折光は，検出系の感度を上げることに
より検出を行っていた。しかし，膜厚がさらに小さくな
ると，膜厚のバラツキの下限近傍の薄膜から成る位置合
わせパターンからの散乱光ないし回折光の強度が検出系
の感度限界を割ってしまう場合が生じる。とくに，ウエ
ハ等の基板面内における膜厚分布のバラツキが大きい場
合には,1つないし複数のチップ領域を単位として行われ
る露光ごとに，位置合わせパターンの検出が可能であっ
たり不可能であったりする。その結果，位置合わせパタ
ーンの検出率が低下する。位置合わせパターンが検出不
可能である場合には，対応するチップ領域に対する露光
が自動的に行われず，その結果，露光工程の処理能力が
著しく損なわれ，また，当該チップ領域が不良品となる
ために製造歩留りも低下する。
散乱光ないし回折光の強度が低下する別の原因とし
て，位置合わせパターンのエッジ部における欠陥があ
る。例えば，塵埃等の混入により生じた急峻でない段差
部分あるいは非平面部分等である。位置合わせパターン
を構成する薄膜の膜厚が小さいほどこのような欠陥の影
響を受けやすくなる。すなわち，膜厚の減少効果以上に
散乱光等の強度が減少し，位置合わせパターンの検出率
が低下する。
て，位置合わせパターンのエッジ部における欠陥があ
る。例えば，塵埃等の混入により生じた急峻でない段差
部分あるいは非平面部分等である。位置合わせパターン
を構成する薄膜の膜厚が小さいほどこのような欠陥の影
響を受けやすくなる。すなわち，膜厚の減少効果以上に
散乱光等の強度が減少し，位置合わせパターンの検出率
が低下する。
上記のように，位置合わせパターンを構成する薄膜の
膜厚が小さくなると，そのエッジ部から得られる段差情
報量が減少するため，所定の位置合わせ精度および位置
合わせパターン検出率が低下する。これらは，製品の品
質および歩留りを損なう原因となる。
膜厚が小さくなると，そのエッジ部から得られる段差情
報量が減少するため，所定の位置合わせ精度および位置
合わせパターン検出率が低下する。これらは，製品の品
質および歩留りを損なう原因となる。
本発明は，従来の半導体装置の製造工程に特別の工程
を追加することなく，薄膜から成る位置合わせパターン
のエッジ部における段差を拡大可能とすることにより，
該段差によるレーザ光等の散乱強度ないし回折強度，す
なわち，該エッジ部から得られる段差情報量を増大可能
とすることを直接の目的とする。
を追加することなく，薄膜から成る位置合わせパターン
のエッジ部における段差を拡大可能とすることにより，
該段差によるレーザ光等の散乱強度ないし回折強度，す
なわち，該エッジ部から得られる段差情報量を増大可能
とすることを直接の目的とする。
上記目的は， （１）選択熱酸化法により，半導体基板上の素子分離領
域及びアライメントマーク形成領域に酸化シリコン膜を
形成する工程と，該半導体基板上に該酸化シリコン膜と
同様なエッチング特性を有する材料からなる被膜を被着
する工程と，エッチングレートが該半導体基板よりも該
被膜の方が大きいエッチング方法を用いて，該被膜をア
ライメントマーク形成領域の周囲もしくはアライメント
マーク形成領域を選択的にエッチングすると同時にオー
バエッチングして該酸化シリコン膜の厚さ方向の一部を
除去してアライメントマークを形成する工程とを含む半
導体装置の製造方法，あるいは （２）半導体基板上にゲート絶縁膜と導電体膜を順に堆
積する工程と，該導電体膜をパターニングしてゲート電
極とアライメントマーク形成用導電体領域を形成する工
程と，該半導体基板上に配線層を形成する工程と，該配
線層とパターニングする際に，配線を形成すると同時に
該アライメントマーク形成用導電体領域までオーバエッ
チングして該アライメントマーク形成用導電体領域内に
該導電体膜と配線膜とが積層されてなるアライメントマ
ークを形成する工程とを含む半導体装置の製造方法によ
り達成される。
域及びアライメントマーク形成領域に酸化シリコン膜を
形成する工程と，該半導体基板上に該酸化シリコン膜と
同様なエッチング特性を有する材料からなる被膜を被着
する工程と，エッチングレートが該半導体基板よりも該
被膜の方が大きいエッチング方法を用いて，該被膜をア
ライメントマーク形成領域の周囲もしくはアライメント
マーク形成領域を選択的にエッチングすると同時にオー
バエッチングして該酸化シリコン膜の厚さ方向の一部を
除去してアライメントマークを形成する工程とを含む半
導体装置の製造方法，あるいは （２）半導体基板上にゲート絶縁膜と導電体膜を順に堆
積する工程と，該導電体膜をパターニングしてゲート電
極とアライメントマーク形成用導電体領域を形成する工
程と，該半導体基板上に配線層を形成する工程と，該配
線層とパターニングする際に，配線を形成すると同時に
該アライメントマーク形成用導電体領域までオーバエッ
チングして該アライメントマーク形成用導電体領域内に
該導電体膜と配線膜とが積層されてなるアライメントマ
ークを形成する工程とを含む半導体装置の製造方法によ
り達成される。
第１図は本発明の原理を説明するための模式図的要部
断面図である。基板100上のスクライブ領域において位
置合わせパターンを構成する薄膜101に下に，あらかじ
め，該位置合わせパターンと同一条件の下でエッチング
可能な材料から成る下地層102を形成しておき，該位置
合わせパターンの形成のためのエッチング工程において
該薄膜101をオーバーエッチングすることにより，該下
地層102の一部をエッチングする。これにより，該位置
合わせパターンのエッジ部における段差は，該薄膜101
の厚さより該下地層102の一部エッチングされた部分の
高さ（Ｈ）だけ拡大される。その結果，基板100面に照
射されるレーザ光104の該段差による散乱光ないし回折
光105の強度は，下地層102が設けられていない場合に比
べて増大する。
断面図である。基板100上のスクライブ領域において位
置合わせパターンを構成する薄膜101に下に，あらかじ
め，該位置合わせパターンと同一条件の下でエッチング
可能な材料から成る下地層102を形成しておき，該位置
合わせパターンの形成のためのエッチング工程において
該薄膜101をオーバーエッチングすることにより，該下
地層102の一部をエッチングする。これにより，該位置
合わせパターンのエッジ部における段差は，該薄膜101
の厚さより該下地層102の一部エッチングされた部分の
高さ（Ｈ）だけ拡大される。その結果，基板100面に照
射されるレーザ光104の該段差による散乱光ないし回折
光105の強度は，下地層102が設けられていない場合に比
べて増大する。
上記下地層102は，チップ領域に形成される絶縁層ま
たは配線層をスクライブ領域にも残すことによって形成
できる。また，チップ領域においては，通常，該薄膜の
下地は，該薄膜と選択比の大きい層から成っているの
で，上記オーバーエッチングを行っても，下地がエッチ
ングされるおそれはない。すなわち，上記のように段差
が拡大された位置合わせパターンは，通常の半導体装置
の製造工程において形成可能である。
たは配線層をスクライブ領域にも残すことによって形成
できる。また，チップ領域においては，通常，該薄膜の
下地は，該薄膜と選択比の大きい層から成っているの
で，上記オーバーエッチングを行っても，下地がエッチ
ングされるおそれはない。すなわち，上記のように段差
が拡大された位置合わせパターンは，通常の半導体装置
の製造工程において形成可能である。
以下本発明の実施例を図面を参照して説明する。
第２図は，チップ領域に対する層間絶縁層の形成工程
において，スクライブ領域に位置合わせパターンを形成
する場合の実施例を説明するための要部断面図である。
本実施例においては，位置合わせパターンを構成する絶
縁層−すなわち，層間絶縁層−の下地層として、チップ
領域内における分離絶縁層の形成と同時にスクライブ領
域に形成される絶縁層を用いる。
において，スクライブ領域に位置合わせパターンを形成
する場合の実施例を説明するための要部断面図である。
本実施例においては，位置合わせパターンを構成する絶
縁層−すなわち，層間絶縁層−の下地層として、チップ
領域内における分離絶縁層の形成と同時にスクライブ領
域に形成される絶縁層を用いる。
第２図（ａ）を参照して，通常の製造工程と同様に，
例えば周知のLOCOS法を用いて，シリコンウエハ等の基
板１の表面におけるチップ領域に，SiO2から成る厚さ約
6000Åの分離絶縁層２を形成する。この工程において，
スクライブ領域にも，同様の絶縁層から成る下地層３を
形成する。
例えば周知のLOCOS法を用いて，シリコンウエハ等の基
板１の表面におけるチップ領域に，SiO2から成る厚さ約
6000Åの分離絶縁層２を形成する。この工程において，
スクライブ領域にも，同様の絶縁層から成る下地層３を
形成する。
次いで，基板１の表面全体に，周知のCVD法等を用い
て，第２図（ｂ）に示すように，例えばSiO2から成る厚
さ1000Å程度の層間絶縁層４を堆積したのち，チップ領
域の所定位置に対応する開口51を有するレジスト層５を
層間絶縁層４上に形成する。開口51を形成するリソグラ
フ工程において，下地層３上にも，後述する位置合わせ
パターンに対応するレジスト層５（位置合わせパターン
マスク）52を形成する。なお，この工程で形成される通
常の位置合わせパターンは，下地層３が形成されていな
い場合に相当する。
て，第２図（ｂ）に示すように，例えばSiO2から成る厚
さ1000Å程度の層間絶縁層４を堆積したのち，チップ領
域の所定位置に対応する開口51を有するレジスト層５を
層間絶縁層４上に形成する。開口51を形成するリソグラ
フ工程において，下地層３上にも，後述する位置合わせ
パターンに対応するレジスト層５（位置合わせパターン
マスク）52を形成する。なお，この工程で形成される通
常の位置合わせパターンは，下地層３が形成されていな
い場合に相当する。
次いで，周知のSiO2エッチング技術を用いて，レジス
ト層５および位置合わせパターンマスク52から表出する
層間絶縁層４を選択的に除去する。その結果，第２図
（ｃ）に示すように，チップ領域における層間絶縁層４
には開口41が形成され，一方，スクライブ領域には，層
間絶縁層４から成る位置合わせパターン42が形成され
る。
ト層５および位置合わせパターンマスク52から表出する
層間絶縁層４を選択的に除去する。その結果，第２図
（ｃ）に示すように，チップ領域における層間絶縁層４
には開口41が形成され，一方，スクライブ領域には，層
間絶縁層４から成る位置合わせパターン42が形成され
る。
通常，例えば層間絶縁層４に開口を設けるためのエッ
チングは，基板１を構成するウエハ全面における層間絶
縁層４の膜厚分布を考慮して，バラツキの上限の膜厚を
有する層間絶縁層４を除去可能な条件に設定して行われ
る。このため，スクライブ領域においては，層間絶縁層
４がオーバーエッチングされ，層間絶縁層４と同じくSi
O2から成る下地層３もエッチングされる。チップ領域に
おいては，例えばシリコンウエハから成る基板１はSiO2
から成る層間絶縁層４とのエッチング選択比が大きく，
開口41の形成が完了したのち表出してもエッチングされ
ない。
チングは，基板１を構成するウエハ全面における層間絶
縁層４の膜厚分布を考慮して，バラツキの上限の膜厚を
有する層間絶縁層４を除去可能な条件に設定して行われ
る。このため，スクライブ領域においては，層間絶縁層
４がオーバーエッチングされ，層間絶縁層４と同じくSi
O2から成る下地層３もエッチングされる。チップ領域に
おいては，例えばシリコンウエハから成る基板１はSiO2
から成る層間絶縁層４とのエッチング選択比が大きく，
開口41の形成が完了したのち表出してもエッチングされ
ない。
上記の結果，位置合わせパターン42の下部には，高さ
（Ｈ）で示すような下地層３の段差が生じる。高さ
（Ｈ）の値は，例えば1000Åであり，位置合わせパター
ン42のエッジ部における段差は,2000Åとなる。すなわ
ち，従来の位置合わせパターン形成方法によれば，位置
合わせパターン42のエッジ部における段差は，層間絶縁
層４の厚さ1000Åであるのに対し，本発明によれば２倍
の段差に拡大される。
（Ｈ）で示すような下地層３の段差が生じる。高さ
（Ｈ）の値は，例えば1000Åであり，位置合わせパター
ン42のエッジ部における段差は,2000Åとなる。すなわ
ち，従来の位置合わせパターン形成方法によれば，位置
合わせパターン42のエッジ部における段差は，層間絶縁
層４の厚さ1000Åであるのに対し，本発明によれば２倍
の段差に拡大される。
上記においては，絶縁層からなる凸状の位置合わせパ
ターンを形成する場合を示したが，絶縁層に設けられた
開口から成る凹状の位置合わせパターンを用いる場合に
も本発明は適用できる。すなわち，第２図（ｂ）に示す
レジスト層５に対して、第２図（ｄ）に示すように，ス
クライブ領域に開口53を設ける。チップ領域については
第２図（ｂ）と同様である。
ターンを形成する場合を示したが，絶縁層に設けられた
開口から成る凹状の位置合わせパターンを用いる場合に
も本発明は適用できる。すなわち，第２図（ｂ）に示す
レジスト層５に対して、第２図（ｄ）に示すように，ス
クライブ領域に開口53を設ける。チップ領域については
第２図（ｂ）と同様である。
開口51および53が設けられたレジスト層５から表出す
る層間絶縁層４を，上記と同様にオーバーエッチングと
なる条件でエッチングすることにより，第２図（ｅ）に
示すように，チップ領域における層間絶縁層４に開口41
が形成され，一方，スクライブ領域においては層間絶縁
層４に開口43が形成され，さらに，開口43内に表出する
下地層３が深さ（Ｄ）だけエッチングされる。この深さ
（Ｄ）の値は，例えば1000Åである。
る層間絶縁層４を，上記と同様にオーバーエッチングと
なる条件でエッチングすることにより，第２図（ｅ）に
示すように，チップ領域における層間絶縁層４に開口41
が形成され，一方，スクライブ領域においては層間絶縁
層４に開口43が形成され，さらに，開口43内に表出する
下地層３が深さ（Ｄ）だけエッチングされる。この深さ
（Ｄ）の値は，例えば1000Åである。
上記の結果，開口43から成る凹状の位置合わせパター
ンエッジ部における段差は,2000Åとなる。すなわち，
従来の方法によれば，層間絶縁層４に形成された凹状位
置合わせパターンのエッジ部のおける段差は，層間絶縁
層４の厚さ1000Åであるのに対し，本発明によれば２倍
の段差に拡大される。
ンエッジ部における段差は,2000Åとなる。すなわち，
従来の方法によれば，層間絶縁層４に形成された凹状位
置合わせパターンのエッジ部のおける段差は，層間絶縁
層４の厚さ1000Åであるのに対し，本発明によれば２倍
の段差に拡大される。
第３図は，チップ領域に対する配線層の形成工程にお
いて，スクライブ領域に位置合わせパターンを形成する
場合の実施例を説明するための要部断面図である。本実
施例においては，位置合わせパターンを構成する配線層
の下地層として，チップ領域内におけるゲート電極の形
成と同時にスクライブ領域に形成されるゲート電極層を
用いる。
いて，スクライブ領域に位置合わせパターンを形成する
場合の実施例を説明するための要部断面図である。本実
施例においては，位置合わせパターンを構成する配線層
の下地層として，チップ領域内におけるゲート電極の形
成と同時にスクライブ領域に形成されるゲート電極層を
用いる。
第３図（ａ）を参照して，通常の製造工程と同様に，
シリコンウエハ等の基板１の表面を熱酸化して，厚さ30
0Å程度のゲート酸化膜６を形成したのち，基板１の表
面全体に，例えば周知のCVD法を用いて厚さ約4000Åの
多結晶シリコンから成るゲート電極層７を形成する。そ
して，ゲート電極層７上に，ゲート電極に対応するレジ
スト層８を形成する。レジスト層８を形成するリソグラ
フ工程において，スクライブ領域に形成される位置合わ
せパターンの下地層となる領域上にも，レジスト層81を
形成する。
シリコンウエハ等の基板１の表面を熱酸化して，厚さ30
0Å程度のゲート酸化膜６を形成したのち，基板１の表
面全体に，例えば周知のCVD法を用いて厚さ約4000Åの
多結晶シリコンから成るゲート電極層７を形成する。そ
して，ゲート電極層７上に，ゲート電極に対応するレジ
スト層８を形成する。レジスト層８を形成するリソグラ
フ工程において，スクライブ領域に形成される位置合わ
せパターンの下地層となる領域上にも，レジスト層81を
形成する。
次いで，周知のシリコンエッチング技術およびSiO2エ
ッチング技術を用いて，レジスト層８および81から表出
するゲート電極層７およびゲート酸化膜６を順次選択的
に除去し，第３図（ｂ）に示すように，多結晶シリコン
から成るゲート電極71および後述する位置合わせパター
ンの下地層72を形成する。ゲート電極71とゲート酸化膜
６により絶縁ゲートが構成されている。通常と同様に，
ゲート電極71をマスクとして，その両側の基板１に不純
物を注入して，図示しないソース／ドレイン領域が形成
される。
ッチング技術を用いて，レジスト層８および81から表出
するゲート電極層７およびゲート酸化膜６を順次選択的
に除去し，第３図（ｂ）に示すように，多結晶シリコン
から成るゲート電極71および後述する位置合わせパター
ンの下地層72を形成する。ゲート電極71とゲート酸化膜
６により絶縁ゲートが構成されている。通常と同様に，
ゲート電極71をマスクとして，その両側の基板１に不純
物を注入して，図示しないソース／ドレイン領域が形成
される。
次いで，基板１表面全体に，例えば周知のCVD法を用
いて，第３図（ｃ）に示すように，SiO2から成る厚さ１
μｍ程度の層間絶縁層４を形成したのち，チップ領域を
レジスト層９によりマスクする。レジスト層９には，ゲ
ート電極71に対するコンタクト孔に対応する開口91が設
けられる。
いて，第３図（ｃ）に示すように，SiO2から成る厚さ１
μｍ程度の層間絶縁層４を形成したのち，チップ領域を
レジスト層９によりマスクする。レジスト層９には，ゲ
ート電極71に対するコンタクト孔に対応する開口91が設
けられる。
上記ののち，周知のSiO2エッチング技術を用いて，レ
ジスト層９から表出する層間絶縁層４を選択的に除去す
る。その結果，第３図（ｄ）に示すように，チップ領域
における層間絶縁層４には，ゲート電極71に対するコン
タクト孔44が形成され，一方，スクライブ領域における
層間絶縁層４は除去されてしまい，多結晶シリコンから
成る下地層72が表出する。
ジスト層９から表出する層間絶縁層４を選択的に除去す
る。その結果，第３図（ｄ）に示すように，チップ領域
における層間絶縁層４には，ゲート電極71に対するコン
タクト孔44が形成され，一方，スクライブ領域における
層間絶縁層４は除去されてしまい，多結晶シリコンから
成る下地層72が表出する。
次いで，基板１の表面全体に，例えば周知の真空蒸着
法を用いて，第３図（ｅ）に示すように，アルミニゥム
から成る厚さ約5000Åの配線層10を形成したのち，配線
層10上に所定配線パターンに対応するレジスト層11を形
成する。レジスト層11を形成するためのリソグラフ工程
において，スクライブ領域における配線層10上にも，位
置合わせパターンに対応するレジスト層（位置合わせパ
ターンマスク）12を形成する。
法を用いて，第３図（ｅ）に示すように，アルミニゥム
から成る厚さ約5000Åの配線層10を形成したのち，配線
層10上に所定配線パターンに対応するレジスト層11を形
成する。レジスト層11を形成するためのリソグラフ工程
において，スクライブ領域における配線層10上にも，位
置合わせパターンに対応するレジスト層（位置合わせパ
ターンマスク）12を形成する。
次いで，レジスト層11および位置合わせパターンマス
ク12から表示する配線層10を，周知のアルミニゥムエッ
チング技術を用いて選択的に除去する。その結果，第３
図（ｆ）に示すように，チップ領域には，ゲート電極71
に接続された所定パターンを有する配線13が形成され，
一方，スクライブ領域には，アルミニゥム配線層10から
成る位置合わせパターン14が形成される。上記配線層10
のエッチングにおいて，アルミニゥムと多結晶シリコン
との選択比がほぼ１となる条件を設定すると，スクライ
ブ領域における多結晶シリコン下地層72も高さ（Ｈ）だ
けエッチングされる。その結果，位置合わせパターン14
のエッジ部における段差は，配線層10の厚さ5000Åによ
る段差に対して,,上記高さ（Ｈ）だけ拡大される。
ク12から表示する配線層10を，周知のアルミニゥムエッ
チング技術を用いて選択的に除去する。その結果，第３
図（ｆ）に示すように，チップ領域には，ゲート電極71
に接続された所定パターンを有する配線13が形成され，
一方，スクライブ領域には，アルミニゥム配線層10から
成る位置合わせパターン14が形成される。上記配線層10
のエッチングにおいて，アルミニゥムと多結晶シリコン
との選択比がほぼ１となる条件を設定すると，スクライ
ブ領域における多結晶シリコン下地層72も高さ（Ｈ）だ
けエッチングされる。その結果，位置合わせパターン14
のエッジ部における段差は，配線層10の厚さ5000Åによ
る段差に対して,,上記高さ（Ｈ）だけ拡大される。
なお，第３図（ｅ）において，スクライブ領域に形成
する位置合わせパターンマスク12の代わりに，少なくと
も下地層72を覆うレジスト層を形成し，このレジスト層
に位置合わせパターンに対応する開口を設けることによ
り，アルミニゥム配線層10と下地層72の一部が表出した
段差を有する凹状の位置合わせパターンを形成できる。
する位置合わせパターンマスク12の代わりに，少なくと
も下地層72を覆うレジスト層を形成し，このレジスト層
に位置合わせパターンに対応する開口を設けることによ
り，アルミニゥム配線層10と下地層72の一部が表出した
段差を有する凹状の位置合わせパターンを形成できる。
本発明によれば，半導体装置の高性能化および高密度
化にともなって薄くなりつつある絶縁層あるいは配線層
を用いて形成される位置合わせパターンから得られる段
差情報量が増大され，これにもとづく位置合わせ精度な
らびに位置合わせパターン検出率が向上可能となり，高
性能・高密度半導体装置の品質および製造歩留りを向上
可能とする効果がある。
化にともなって薄くなりつつある絶縁層あるいは配線層
を用いて形成される位置合わせパターンから得られる段
差情報量が増大され，これにもとづく位置合わせ精度な
らびに位置合わせパターン検出率が向上可能となり，高
性能・高密度半導体装置の品質および製造歩留りを向上
可能とする効果がある。
第１図は，本発明の原理を説明するための模式的要部断
面図， 第２図は，層間絶縁層形成工程において位置合わせパタ
ーンを形成する実施例を説明するための要部断面図， 第３図は，配線層形成工程において位置合わせパターン
を形成する実施例を説明するための要部断面図 第４図は，薄膜から成る従来の位置合わせパターンの構
造と機能を説明するための要部断面図である。 図において， １と100と200は基板,2は分離絶縁層,3と72と102は下地
層,4は層間絶縁層,5と８と９と11と81はレジスト層,6は
ゲート酸化膜,7はゲート電極層,10は配線層,12と52は位
置合わせパターンマスク,13は配線,14と42は位置合わせ
パターン,41と43と51と53は開口,44はコンタクト孔,71
はゲート電極,101は薄膜,104はレーザ光,105は散乱光な
いし回折光 である。
面図， 第２図は，層間絶縁層形成工程において位置合わせパタ
ーンを形成する実施例を説明するための要部断面図， 第３図は，配線層形成工程において位置合わせパターン
を形成する実施例を説明するための要部断面図 第４図は，薄膜から成る従来の位置合わせパターンの構
造と機能を説明するための要部断面図である。 図において， １と100と200は基板,2は分離絶縁層,3と72と102は下地
層,4は層間絶縁層,5と８と９と11と81はレジスト層,6は
ゲート酸化膜,7はゲート電極層,10は配線層,12と52は位
置合わせパターンマスク,13は配線,14と42は位置合わせ
パターン,41と43と51と53は開口,44はコンタクト孔,71
はゲート電極,101は薄膜,104はレーザ光,105は散乱光な
いし回折光 である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/027
Claims (2)
- 【請求項１】選択熱酸化法により，半導体基板上の素子
分離領域及びアライメントマーク形成領域に酸化シリコ
ン膜を形成する工程と， 該半導体基板上に該酸化シリコン膜と同様なエッチング
特性を有する材料からなる被膜を被着する工程と， エッチングレートが該半導体基板よりも該被膜の方が大
きいエッチング方法を用いて，該被膜をアライメントマ
ーク形成領域の周囲もしくはアライメントマーク形成領
域を選択的にエッチングすると同時にオーバエッチング
して該酸化シリコン膜の厚さ方向の一部を除去してアラ
イメントマークを形成する工程 とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板上にゲート絶縁膜と導電体膜を
順に堆積する工程と， 該導電体膜をパターニングしてゲート電極とアライメン
トマーク形成用導電体領域を形成する工程と， 該半導体基板上に配線層を形成する工程と， 該配線層をパターニングする際に，配線を形成すると同
時に該アライメントマーク形成用導電体領域までオーバ
エッチングして該アライメントマーク形成用導電体領域
内に該導電体膜と配線膜とが積層されてなるアライメン
トマークを形成する工程 とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289207A JP2767594B2 (ja) | 1988-11-16 | 1988-11-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289207A JP2767594B2 (ja) | 1988-11-16 | 1988-11-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02134808A JPH02134808A (ja) | 1990-05-23 |
| JP2767594B2 true JP2767594B2 (ja) | 1998-06-18 |
Family
ID=17740165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289207A Expired - Fee Related JP2767594B2 (ja) | 1988-11-16 | 1988-11-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767594B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI288428B (en) | 2004-01-21 | 2007-10-11 | Seiko Epson Corp | Alignment method, method for manufacturing a semiconductor device, substrate for a semiconductor device, electronic equipment |
| JP5458619B2 (ja) * | 2009-03-19 | 2014-04-02 | 日本電気株式会社 | デバイスの製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121836A (ja) * | 1982-12-28 | 1984-07-14 | Fujitsu Ltd | 位置合せマ−クの形成方法 |
| JPS59172722A (ja) * | 1983-03-23 | 1984-09-29 | Oki Electric Ind Co Ltd | アライメントマ−クの製造方法 |
| JPS62131515A (ja) * | 1985-12-03 | 1987-06-13 | Matsushita Electronics Corp | 粒子ビ−ム露光用位置合せマ−ク |
| JPH01241117A (ja) * | 1988-03-23 | 1989-09-26 | Seiko Epson Corp | アライメント・マーク |
| JPH01241116A (ja) * | 1988-03-23 | 1989-09-26 | Seiko Epson Corp | アライメント・マーク |
-
1988
- 1988-11-16 JP JP63289207A patent/JP2767594B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02134808A (ja) | 1990-05-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |