JPH08148403A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08148403A JPH08148403A JP6290023A JP29002394A JPH08148403A JP H08148403 A JPH08148403 A JP H08148403A JP 6290023 A JP6290023 A JP 6290023A JP 29002394 A JP29002394 A JP 29002394A JP H08148403 A JPH08148403 A JP H08148403A
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- mask
- forming
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】位置合せ用のアラインメントマークの形成方法
の改善を目的とする。 【構成】半導体基板11上に絶縁膜12を形成し、全面にレ
ジスト膜13を形成する工程と、のちにアラインメントマ
ークALを形成する領域と、その周辺領域のレジスト膜13
を全面露光した後に、アラインメントマークALに対応す
る開口を形成する領域を選択的に露光して、なだらかな
傾斜を有する開口13Ａをレジスト膜13に形成する工程
と、レジスト膜13をマスクにして絶縁膜12をエッチング
・除去し、なだらかな傾斜を有する開口を絶縁膜12に形
成し、開口をアラインメントマークALとして用いるこ
と。
の改善を目的とする。 【構成】半導体基板11上に絶縁膜12を形成し、全面にレ
ジスト膜13を形成する工程と、のちにアラインメントマ
ークALを形成する領域と、その周辺領域のレジスト膜13
を全面露光した後に、アラインメントマークALに対応す
る開口を形成する領域を選択的に露光して、なだらかな
傾斜を有する開口13Ａをレジスト膜13に形成する工程
と、レジスト膜13をマスクにして絶縁膜12をエッチング
・除去し、なだらかな傾斜を有する開口を絶縁膜12に形
成し、開口をアラインメントマークALとして用いるこ
と。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、更に詳しく言えば、位置合せ用のアラインメント
マークの形成方法の改善を目的とする。
関し、更に詳しく言えば、位置合せ用のアラインメント
マークの形成方法の改善を目的とする。
【０００２】
【従来の技術】以下で従来例に係るアラインメントマー
クの形成方法と、それを用いた露光装置との位置合せ方
法について図面を参照しながら説明する。まず図８に示
すように、半導体基板（１）上に層間絶縁膜となるＢＰ
ＳＧ（Boro- Phoso Silicate Glass）膜（２）を形成
し、その上にレジスト膜（３）を形成し、露光・現像し
てスクライブライン上にアラインメントマークに対応す
る開口（３Ａ）を形成する。
クの形成方法と、それを用いた露光装置との位置合せ方
法について図面を参照しながら説明する。まず図８に示
すように、半導体基板（１）上に層間絶縁膜となるＢＰ
ＳＧ（Boro- Phoso Silicate Glass）膜（２）を形成
し、その上にレジスト膜（３）を形成し、露光・現像し
てスクライブライン上にアラインメントマークに対応す
る開口（３Ａ）を形成する。
【０００３】次に、レジスト膜（３）をマスクにして不
図示のコンタクトホールをＢＰＳＧ膜（２）に形成する
エッチング工程で同時に、図９に示すように開口（３
Ａ）が形成された領域のＢＰＳＧ膜（２）を選択的にエ
ッチング・除去して、スクライブラインの領域にアライ
ンメントマーク（ａｍ）を形成する。次いで、図１０に
示すように全面にアルミをスパッタして配線層（４）を
形成し、図１１に示すようにその上にレジスト膜（５）
を形成したのちに、上記の工程を経た半導体基板（１）
を不図示のステッパ内に搬入し、アラインメントマーク
（ａｍ）を用いて露光用フォトマスクの位置合せをし
て、レジスト膜（５）を露光する。
図示のコンタクトホールをＢＰＳＧ膜（２）に形成する
エッチング工程で同時に、図９に示すように開口（３
Ａ）が形成された領域のＢＰＳＧ膜（２）を選択的にエ
ッチング・除去して、スクライブラインの領域にアライ
ンメントマーク（ａｍ）を形成する。次いで、図１０に
示すように全面にアルミをスパッタして配線層（４）を
形成し、図１１に示すようにその上にレジスト膜（５）
を形成したのちに、上記の工程を経た半導体基板（１）
を不図示のステッパ内に搬入し、アラインメントマーク
（ａｍ）を用いて露光用フォトマスクの位置合せをし
て、レジスト膜（５）を露光する。
【０００４】この位置合せの際には、図７に示すよう
に、アラインメントマーク（ａｍ）の上からＨｅ−Ｎｅ
（波長６３３nm）レーザを照射し、その回折光を検出器
（ＤＴ）で検出し、その検出信号の強度を検出すること
によってアラインメントマーク（ａｍ）の中心位置を求
め、その検出結果に基づいて半導体基板（１）と露光用
フォトマスクとの位置合せを行っていた。
に、アラインメントマーク（ａｍ）の上からＨｅ−Ｎｅ
（波長６３３nm）レーザを照射し、その回折光を検出器
（ＤＴ）で検出し、その検出信号の強度を検出すること
によってアラインメントマーク（ａｍ）の中心位置を求
め、その検出結果に基づいて半導体基板（１）と露光用
フォトマスクとの位置合せを行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の方法で形成されたアラインメントマークを用いて位
置合せすると、露光装置と半導体基板との位置合せ時に
以下に示すような問題が生じる。すなわち、半導体基板
（１）の端部付近に形成されるアラインメントマーク
（ａｍ）については、配線層（４）形成の際のスパッタ
工程で、図９に示すようにアルミ原子が斜め上方からス
パッタされることになるので、アラインメントマーク
（ａｍ）の角部（２Ａ）が影になり、アラインメントマ
ーク（ａｍ）の側壁にアルミが付着しにくくなり、図１
０に示すようにアラインメントマーク（ａｍ）内で配線
層（４）が非対称に形成されてしまう。
来の方法で形成されたアラインメントマークを用いて位
置合せすると、露光装置と半導体基板との位置合せ時に
以下に示すような問題が生じる。すなわち、半導体基板
（１）の端部付近に形成されるアラインメントマーク
（ａｍ）については、配線層（４）形成の際のスパッタ
工程で、図９に示すようにアルミ原子が斜め上方からス
パッタされることになるので、アラインメントマーク
（ａｍ）の角部（２Ａ）が影になり、アラインメントマ
ーク（ａｍ）の側壁にアルミが付着しにくくなり、図１
０に示すようにアラインメントマーク（ａｍ）内で配線
層（４）が非対称に形成されてしまう。
【０００６】そのため、図１１に示すように、実際のア
ラインメントマ−ク（ａｍ）の中心と、検出器（ＤＴ）
で検出される検出信号の中心とにずれが生じてしまい、
これが原因でスケーリングエラーが発生し、配線用レジ
ストパターンが所定の位置からずれ、このためエッチン
グ後の配線パターンもずれてしまうという問題が生じて
いた。
ラインメントマ−ク（ａｍ）の中心と、検出器（ＤＴ）
で検出される検出信号の中心とにずれが生じてしまい、
これが原因でスケーリングエラーが発生し、配線用レジ
ストパターンが所定の位置からずれ、このためエッチン
グ後の配線パターンもずれてしまうという問題が生じて
いた。
【０００７】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、半導体基板上に絶縁膜を形成
し、全面にレジスト膜を形成する工程と、のちにアライ
ンメントマークを形成する領域上のみの前記レジスト膜
を透過マスクにより選択的に露光した後に、ＬＳＩ形成
領域を含む全領域に対してコンタクトホール形成用マス
クを用いて露光して、アライメントマークを形成する領
域については、なだらかな傾斜を有する開口を前記レジ
スト膜に形成する工程と、前記レジスト膜をマスクにし
て前記絶縁膜をエッチング・除去し、なだらかな傾斜を
有する開口を前記絶縁膜に形成する工程とを有し、半導
体基板と露光装置との位置合せをする際に、実際のアラ
インメントマ−クの中心と、露光装置の検出器で検出さ
れる検出位置の中心とがずれてしまい、これが原因でス
ケーリングエラーが発生し、マスクのずれが生じてしま
うということを極力抑止することが可能になる半導体装
置の製造方法を提供するものである。
に鑑み成されたもので、半導体基板上に絶縁膜を形成
し、全面にレジスト膜を形成する工程と、のちにアライ
ンメントマークを形成する領域上のみの前記レジスト膜
を透過マスクにより選択的に露光した後に、ＬＳＩ形成
領域を含む全領域に対してコンタクトホール形成用マス
クを用いて露光して、アライメントマークを形成する領
域については、なだらかな傾斜を有する開口を前記レジ
スト膜に形成する工程と、前記レジスト膜をマスクにし
て前記絶縁膜をエッチング・除去し、なだらかな傾斜を
有する開口を前記絶縁膜に形成する工程とを有し、半導
体基板と露光装置との位置合せをする際に、実際のアラ
インメントマ−クの中心と、露光装置の検出器で検出さ
れる検出位置の中心とがずれてしまい、これが原因でス
ケーリングエラーが発生し、マスクのずれが生じてしま
うということを極力抑止することが可能になる半導体装
置の製造方法を提供するものである。
【０００８】
【作 用】本発明に係る半導体装置の製造方法によれ
ば、半導体基板上に絶縁膜を形成し、全面にレジスト膜
を形成し、のちにアラインメントマークを形成する領域
上のみの前記レジスト膜を透過マスクにより選択的に露
光した後に、ＬＳＩ形成領域を含む全領域に対してコン
タクトホール形成用マスクを用いて露光して、アライメ
ントマークを形成する領域については、なだらかな傾斜
を有する開口を前記レジスト膜に形成し、そのレジスト
膜をマスクにして前記絶縁膜をエッチング・除去し、な
だらかな傾斜を有する開口を前記絶縁膜に形成し、この
開口をアライメントマークとして用いている。
ば、半導体基板上に絶縁膜を形成し、全面にレジスト膜
を形成し、のちにアラインメントマークを形成する領域
上のみの前記レジスト膜を透過マスクにより選択的に露
光した後に、ＬＳＩ形成領域を含む全領域に対してコン
タクトホール形成用マスクを用いて露光して、アライメ
ントマークを形成する領域については、なだらかな傾斜
を有する開口を前記レジスト膜に形成し、そのレジスト
膜をマスクにして前記絶縁膜をエッチング・除去し、な
だらかな傾斜を有する開口を前記絶縁膜に形成し、この
開口をアライメントマークとして用いている。
【０００９】このため、半導体基板の端部近くの領域で
配線層を形成する工程で、配線層を構成する金属原子が
斜め上方からスパッタされても、本発明に係るアライン
メントマークはなだらかな傾斜を有し、従来のように角
部が存在しないので、この角部が影になって側壁にアル
ミが堆積しにくくなることがなく、配線層はこのアライ
ンメントマークの内部ではほぼ対称に形成される。
配線層を形成する工程で、配線層を構成する金属原子が
斜め上方からスパッタされても、本発明に係るアライン
メントマークはなだらかな傾斜を有し、従来のように角
部が存在しないので、この角部が影になって側壁にアル
ミが堆積しにくくなることがなく、配線層はこのアライ
ンメントマークの内部ではほぼ対称に形成される。
【００１０】従って、このようにアラインメントマーク
内の対称に形成された配線層を用いて位置合せすると、
位置合せ時に、実際のアラインメントマ−クの中心と、
検出器で検出される検出信号との中心とはほぼ一致する
ので、従来のようにこれらの中心のずれが原因でスケー
リングエラーが発生し、位置合せ時に露光されたレジス
トパターンにずれが生じてしまうという事態を極力抑止
することが可能になる。
内の対称に形成された配線層を用いて位置合せすると、
位置合せ時に、実際のアラインメントマ−クの中心と、
検出器で検出される検出信号との中心とはほぼ一致する
ので、従来のようにこれらの中心のずれが原因でスケー
リングエラーが発生し、位置合せ時に露光されたレジス
トパターンにずれが生じてしまうという事態を極力抑止
することが可能になる。
【００１１】なお、ＬＳＩ形成領域については、コンタ
クトホール形成用マスクを用いた通常のマスク露光がな
されているので、従来と同様の形状のコンタクトホール
が形成される。
クトホール形成用マスクを用いた通常のマスク露光がな
されているので、従来と同様の形状のコンタクトホール
が形成される。
【００１２】
【実施例】以下で、本発明の実施例に係るアラインメン
トマークの形成方法と、それを用いた位置合せ方法につ
いて図面を参照しながら説明する。まず、図１に示すよ
うに、半導体基板（１１）上に膜厚８０００〜１０００
０Å程度のＢＰＳＧ膜（１２）、膜厚１μｍ程度のレジ
スト膜（１３）を順次形成し、スクライブラインの領域
であって、のちにアラインメントマークを形成する領域
上のみのレジスト膜（１３）を、透過マスクにより通常
の露光量の５０％程度の光量で選択的に露光する。透過
マスクは、アライメントマークを形成領域のみ光を透過
させ、他の領域は遮光している。
トマークの形成方法と、それを用いた位置合せ方法につ
いて図面を参照しながら説明する。まず、図１に示すよ
うに、半導体基板（１１）上に膜厚８０００〜１０００
０Å程度のＢＰＳＧ膜（１２）、膜厚１μｍ程度のレジ
スト膜（１３）を順次形成し、スクライブラインの領域
であって、のちにアラインメントマークを形成する領域
上のみのレジスト膜（１３）を、透過マスクにより通常
の露光量の５０％程度の光量で選択的に露光する。透過
マスクは、アライメントマークを形成領域のみ光を透過
させ、他の領域は遮光している。
【００１３】次に、コンタクトホールを形成する際のマ
スクを形成するためのレジスト膜（１３）の露光をＬＳ
Ｉ形成領域を含む全領域について行い、現像することに
より、図２に示すようななだらかな傾斜を有する開口
（１３Ａ）をアライメントマークを形成する領域のレジ
スト膜（１３）に形成する。なお、ＬＳＩ形成領域につ
いては、通常の露光となるので、特に図示しないがコン
タクトホールに対応する急峻な傾斜の開口が形成され
る。
スクを形成するためのレジスト膜（１３）の露光をＬＳ
Ｉ形成領域を含む全領域について行い、現像することに
より、図２に示すようななだらかな傾斜を有する開口
（１３Ａ）をアライメントマークを形成する領域のレジ
スト膜（１３）に形成する。なお、ＬＳＩ形成領域につ
いては、通常の露光となるので、特に図示しないがコン
タクトホールに対応する急峻な傾斜の開口が形成され
る。
【００１４】次いで、ＢＰＳＧ膜（１２）を常法のドラ
イエッチングで選択的にエッチングして不図示のコンタ
クトホールを形成する工程で、同時になだらかな傾斜を
有する開口（１３Ａ）が形成されたレジスト膜（１３）
をマスクにしてＢＰＳＧ膜（１２）を垂直エッチング・
除去し、図３に示すように、なだらかな傾斜を有するア
ラインメントマーク（ＡＭ）を形成する。
イエッチングで選択的にエッチングして不図示のコンタ
クトホールを形成する工程で、同時になだらかな傾斜を
有する開口（１３Ａ）が形成されたレジスト膜（１３）
をマスクにしてＢＰＳＧ膜（１２）を垂直エッチング・
除去し、図３に示すように、なだらかな傾斜を有するア
ラインメントマーク（ＡＭ）を形成する。
【００１５】次に、その上からアルミをスパッタして図
４に示すようにアルミからなる膜厚３０００Å程度の配
線層（１４）を形成する。その後、図５に示すようにレ
ジストを回転塗布して１μｍ程度のレジスト膜（１５）
を上面に形成した後に、上記の工程を経た半導体基板
（１１）を不図示のステッパ内に搬入し、アラインメン
トマーク（ＡＭ）を用いて露光用フォトマスクの位置合
せをして、レジスト膜（１５）を露光する。
４に示すようにアルミからなる膜厚３０００Å程度の配
線層（１４）を形成する。その後、図５に示すようにレ
ジストを回転塗布して１μｍ程度のレジスト膜（１５）
を上面に形成した後に、上記の工程を経た半導体基板
（１１）を不図示のステッパ内に搬入し、アラインメン
トマーク（ＡＭ）を用いて露光用フォトマスクの位置合
せをして、レジスト膜（１５）を露光する。
【００１６】この位置合せの際には、図７に示すよう
に、アラインメントマーク（ＡＭ）の上からＨｅ−Ｎｅ
（波長６３３nm）レーザを照射し、その回折光を検出器
（ＤＴ）で検出し、その検出信号の強度を検出すること
によってアラインメントマーク（ＡＭ）の中心位置を検
出し、その検出結果に基づいて半導体基板（１１）を所
定の位置に位置合せする。
に、アラインメントマーク（ＡＭ）の上からＨｅ−Ｎｅ
（波長６３３nm）レーザを照射し、その回折光を検出器
（ＤＴ）で検出し、その検出信号の強度を検出すること
によってアラインメントマーク（ＡＭ）の中心位置を検
出し、その検出結果に基づいて半導体基板（１１）を所
定の位置に位置合せする。
【００１７】以上説明したように本実施例に係る半導体
装置の製造方法によれば、上述のように、アライメント
マークを形成する領域上のみのレジスト膜（１３）を透
過マスクで選択的に露光したのちに、全領域を通常のコ
ンタクトホールマスクで露光することで（以下この露光
を二重露光と称する）、アライメントマークを形成する
領域については、なだらかな傾斜を有する開口（１３
Ａ）をレジスト膜（１３）に形成し、これをマスクにし
てＢＰＳＧ膜（１２）をエッチング・除去することでな
だらかな傾斜を有するアラインメントマーク（ＡＭ）を
ＢＰＳＧ膜（１２）に形成している。 なお、ＬＳＩ形
成領域については、コンタクトホール形成用マスクを用
いた通常のマスク露光がなされているので、従来と同様
の形状のコンタクトホールが形成される。
装置の製造方法によれば、上述のように、アライメント
マークを形成する領域上のみのレジスト膜（１３）を透
過マスクで選択的に露光したのちに、全領域を通常のコ
ンタクトホールマスクで露光することで（以下この露光
を二重露光と称する）、アライメントマークを形成する
領域については、なだらかな傾斜を有する開口（１３
Ａ）をレジスト膜（１３）に形成し、これをマスクにし
てＢＰＳＧ膜（１２）をエッチング・除去することでな
だらかな傾斜を有するアラインメントマーク（ＡＭ）を
ＢＰＳＧ膜（１２）に形成している。 なお、ＬＳＩ形
成領域については、コンタクトホール形成用マスクを用
いた通常のマスク露光がなされているので、従来と同様
の形状のコンタクトホールが形成される。
【００１８】このため、半導体基板（１１）の端部近く
の領域で配線層（１４）を形成する工程で、配線層（１
４）を構成するアルミ原子が図３に示すように斜め上方
からスパッタされても、アラインメントマーク（ＡＭ）
はなだらかな傾斜を有し、従来のように角部が存在しな
いので、この角部が影になって角部が形成された側の側
壁にアルミが堆積しにくくなることがなく、図４に示す
ように配線層（１４）はアラインメントマーク（ＡＭ）
の内部でほぼ対称に形成される。
の領域で配線層（１４）を形成する工程で、配線層（１
４）を構成するアルミ原子が図３に示すように斜め上方
からスパッタされても、アラインメントマーク（ＡＭ）
はなだらかな傾斜を有し、従来のように角部が存在しな
いので、この角部が影になって角部が形成された側の側
壁にアルミが堆積しにくくなることがなく、図４に示す
ように配線層（１４）はアラインメントマーク（ＡＭ）
の内部でほぼ対称に形成される。
【００１９】従って、これを図７に示すような方法で位
置合せする際にも、半導体基板内の位置によらずどこで
も、アラインメントマーク（ＡＭ）の内部で配線層（１
４）がほぼ対称に形成されているので、図６に示すよう
に、検出器（ＤＴ）が検出する検出中心と、実際のアラ
インメントマーク（ＡＭ）の中心とはほぼ一致すること
になる。
置合せする際にも、半導体基板内の位置によらずどこで
も、アラインメントマーク（ＡＭ）の内部で配線層（１
４）がほぼ対称に形成されているので、図６に示すよう
に、検出器（ＤＴ）が検出する検出中心と、実際のアラ
インメントマーク（ＡＭ）の中心とはほぼ一致すること
になる。
【００２０】これにより、ステッパと半導体基板の位置
合せ時に、実際のアラインメントマ−ク（ＡＭ）の中心
と、検出器（ＤＴ）で検出される検出信号によって求ま
る中心位置とがずれてしまい、これが原因でスケーリン
グエラーが発生し、露光用マスクが所定の位置からずれ
てしまうという事態を極力抑止することが可能になる。
合せ時に、実際のアラインメントマ−ク（ＡＭ）の中心
と、検出器（ＤＴ）で検出される検出信号によって求ま
る中心位置とがずれてしまい、これが原因でスケーリン
グエラーが発生し、露光用マスクが所定の位置からずれ
てしまうという事態を極力抑止することが可能になる。
【００２１】なお、本実施例に係るアラインメントマー
クの製造工程で、レジスト膜（１３）に二重露光を施す
と、図２に示すようななだらかな傾斜を有する開口（１
３Ａ）がレジスト膜（１３）に形成することができると
いう現象については、「１９９２年春季日本応用物理学
会講演予稿集Ｐ．５１６ ２９ｐ−ＮＡ−１１」に記載
されている。
クの製造工程で、レジスト膜（１３）に二重露光を施す
と、図２に示すようななだらかな傾斜を有する開口（１
３Ａ）がレジスト膜（１３）に形成することができると
いう現象については、「１９９２年春季日本応用物理学
会講演予稿集Ｐ．５１６ ２９ｐ−ＮＡ−１１」に記載
されている。
【００２２】
【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法によれば、半導体基板上に絶縁膜を形成
し、全面にレジスト膜を形成し、アライメントマークを
形成する領域上のみのレジスト膜を透過マスクを用いて
選択的に露光した後に、全領域を通常のコンタクトホー
ル形成用マスクを用いて露光することで、アライメント
マスクを形成する領域については、なだらかな傾斜を有
する開口を形成し、レジスト膜をマスクにして絶縁膜を
エッチング・除去し、なだらかな傾斜を有する開口を絶
縁膜に形成し、この開口をアラインメントマークとして
用いている。
装置の製造方法によれば、半導体基板上に絶縁膜を形成
し、全面にレジスト膜を形成し、アライメントマークを
形成する領域上のみのレジスト膜を透過マスクを用いて
選択的に露光した後に、全領域を通常のコンタクトホー
ル形成用マスクを用いて露光することで、アライメント
マスクを形成する領域については、なだらかな傾斜を有
する開口を形成し、レジスト膜をマスクにして絶縁膜を
エッチング・除去し、なだらかな傾斜を有する開口を絶
縁膜に形成し、この開口をアラインメントマークとして
用いている。
【００２３】このため、その後形成される配線層はこの
アラインメントマークの内部ではほぼ対称に形成される
ので、アラインメントマーク内の対称に形成された配線
層を用いて位置合せすることで、ステッパの位置合せ時
に、実際のマ−クの中心と、検出器で検出される検出中
心がずれてしまい、これが原因でスケーリングエラーが
発生し、マスクのずれが生じてしまうということを極力
抑止することが可能になる。
アラインメントマークの内部ではほぼ対称に形成される
ので、アラインメントマーク内の対称に形成された配線
層を用いて位置合せすることで、ステッパの位置合せ時
に、実際のマ−クの中心と、検出器で検出される検出中
心がずれてしまい、これが原因でスケーリングエラーが
発生し、マスクのずれが生じてしまうということを極力
抑止することが可能になる。
【図１】本発明の実施例に係る半導体装置の製造方法を
説明する第１の断面図である。
説明する第１の断面図である。
【図２】本発明の実施例に係る半導体装置の製造方法を
説明する第２の断面図である。
説明する第２の断面図である。
【図３】本発明の実施例に係る半導体装置の製造方法を
説明する第３の断面図である。
説明する第３の断面図である。
【図４】本発明の実施例に係る半導体装置の製造方法を
説明する第４の断面図である。
説明する第４の断面図である。
【図５】本発明の実施例に係る半導体装置の製造方法を
説明する第５の断面図である。
説明する第５の断面図である。
【図６】本発明の実施例に係る半導体装置の製造方法の
作用効果を説明する図である。
作用効果を説明する図である。
【図７】アラインメントマークを用いた半導体基板と露
光装置との位置合せ方法を説明する図である。
光装置との位置合せ方法を説明する図である。
【図８】従来例に係る半導体装置の製造方法を説明する
第１の断面図である。
第１の断面図である。
【図９】従来例に係る半導体装置の製造方法を説明する
第２の断面図である。
第２の断面図である。
【図１０】従来例に係る半導体装置の製造方法を説明す
る第３の断面図である。
る第３の断面図である。
【図１１】従来の問題点を説明する図である。
（１１） 半導体基板 （１２） ＢＰＳＧ膜（絶縁膜） （１３） レジスト膜 （１３Ａ）開口 （１４） 配線層 （１５） レジスト膜 （ＡＭ） アラインメントマーク
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を形成し、全面に
レジスト膜を形成する工程と、 のちにアラインメントマークを形成する領域上のみの前
記レジスト膜を透過マスクにより選択的に露光した後
に、ＬＳＩ形成領域を含む全領域に対してコンタクトホ
ール形成用マスクを用いて露光して、アライメントマー
クを形成する領域については、なだらかな傾斜を有する
開口を前記レジスト膜に形成する工程と、 前記レジスト膜をマスクにして前記絶縁膜をエッチング
・除去し、なだらかな傾斜を有する開口を前記絶縁膜に
形成する工程とを有し、前記開口をアラインメントマー
クとして用いることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29002394A JP3378677B2 (ja) | 1994-11-24 | 1994-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29002394A JP3378677B2 (ja) | 1994-11-24 | 1994-11-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08148403A true JPH08148403A (ja) | 1996-06-07 |
| JP3378677B2 JP3378677B2 (ja) | 2003-02-17 |
Family
ID=17750796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29002394A Expired - Fee Related JP3378677B2 (ja) | 1994-11-24 | 1994-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3378677B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333686B1 (ko) * | 1998-10-28 | 2002-06-20 | 박종섭 | 에프알에이엠 소자의 캐패시터 제조방법 |
| JP2012064967A (ja) * | 2011-11-28 | 2012-03-29 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| CN113005418A (zh) * | 2019-12-18 | 2021-06-22 | 佳能特机株式会社 | 对准装置和方法、成膜装置和方法及电子器件的制造方法 |
-
1994
- 1994-11-24 JP JP29002394A patent/JP3378677B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333686B1 (ko) * | 1998-10-28 | 2002-06-20 | 박종섭 | 에프알에이엠 소자의 캐패시터 제조방법 |
| JP2012064967A (ja) * | 2011-11-28 | 2012-03-29 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| CN113005418A (zh) * | 2019-12-18 | 2021-06-22 | 佳能特机株式会社 | 对准装置和方法、成膜装置和方法及电子器件的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3378677B2 (ja) | 2003-02-17 |
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