JP5458619B2 - デバイスの製造方法 - Google Patents
デバイスの製造方法 Download PDFInfo
- Publication number
- JP5458619B2 JP5458619B2 JP2009068389A JP2009068389A JP5458619B2 JP 5458619 B2 JP5458619 B2 JP 5458619B2 JP 2009068389 A JP2009068389 A JP 2009068389A JP 2009068389 A JP2009068389 A JP 2009068389A JP 5458619 B2 JP5458619 B2 JP 5458619B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- alignment mark
- etching
- formation region
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 44
- 238000000034 method Methods 0.000 claims description 60
- 230000015572 biosynthetic process Effects 0.000 claims description 45
- 238000005530 etching Methods 0.000 claims description 43
- 239000000463 material Substances 0.000 claims description 37
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 3
- 239000011810 insulating material Substances 0.000 claims description 3
- 239000010408 film Substances 0.000 description 187
- 238000001514 detection method Methods 0.000 description 71
- 230000001681 protective effect Effects 0.000 description 40
- 239000010410 layer Substances 0.000 description 38
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 5
- 238000004380 ashing Methods 0.000 description 5
- 229910001882 dioxygen Inorganic materials 0.000 description 5
- 239000003960 organic solvent Substances 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 5
- XHCLAFWTIXFWPH-UHFFFAOYSA-N [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] XHCLAFWTIXFWPH-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910001935 vanadium oxide Inorganic materials 0.000 description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000005546 reactive sputtering Methods 0.000 description 2
- 229910005800 NiMnCo Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- -1 V 2 O 3 Chemical compound 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
本発明は、デバイスの製造方法に関し、特に、デバイス製造時に利用するアライメントマークの形成方法に関する。
半導体素子や赤外線検出素子等のデバイスは複数の層が積層されて形成されており、積層に際して、デバイスを形成する領域の外側（例えば、スクライブ領域）に設けたアライメントマーク（目合わせマークや位置合わせマークなどとも呼ぶ。）を用いて、上層パターンと下層パターンの位置合わせを行っている。その際、微細化が必要とされる部位については、パターン間に高精度な位置合せが要求される。
例えば、熱型赤外線検出素子は、梁によって基板から浮いた状態で保持される感熱抵抗体を含むダイアフラムで赤外線を受光し、受光赤外線によるダイアフラムの温度変化を抵抗変化として出力するものであるが、この熱型赤外線検出素子では、梁の熱コンダクタンスを小さくするために、微細化として梁配線幅の縮小と共に厚さの極薄化が進められている。そして、梁幅を極細くするために梁配線とのマージンが僅かなものとなるように、梁配線パターンと梁パターンとの間に高精度の位置合せが要求される。
しかしながら、微細化に伴う各層の厚さの極薄化により、その工程で造られるアライメントマークの段差も減少させてしまい、露光装置のアライメントマーク検出精度を低下させてしまうという問題がある。また、最も高精度な位置合せを実現する手法として、チップ毎にアライメントマークを検出し位置合せするＤ／Ｄ(ダイ・バイ・ダイ)と呼ばれる方法があるが、アライメントマークの段差減少はアライメントマーク検出不能のチップを発生させ、Ｄ／Ｄの適用を不可とさせてしまうという問題もある。
ここで、アライメントマークの段差を大きくする方法として、図１８に示すように、ウェハの全面（素子形成領域及びアライメントマーク形成領域）にレジストパターン４４を形成し（（ａ）参照）、レジストパターン４４をマスクとして金属等の上層膜４３をエッチングした後（（ｂ）参照）、更に、そのレジストパターン４４をマスクとして絶縁膜等の下層膜４２をエッチングする（（ｃ）参照）方法（第１の方法）が考えられる。しかしながら、この方法でアライメントマークを深く形成すると、素子形成領域のパターンも深く削れてしまい、デバイスの性能に悪影響を与えてしまう。
そこで、図１９に示すように、第１のレジストパターン４５をマスクとして上層膜４３をエッチングした後（（ａ）参照）、ウェハ全面に第２のレジスト４６ａを塗布し（（ｂ）参照）、アライメントマーク形成領域のみが露出するように第２のレジストパターン４６を形成し（（ｃ）参照）、この第２のレジストパターン４６をマスクとして、アライメントマーク形成領域の下層膜４２をエッチングする（（ｄ）参照）方法（第２の方法）が考えられる。
上記第２の方法に類似する技術として、例えば、下記特許文献１には、イオン注入後に、レジストからなるアライメントパターンを紫外線又は熱によって硬化して表面に硬化層を形成した後、アライメントパターンのみが露出するように新たなレジスト層を形成して下地部材をエッチングする方法が開示されている。
しかしながら、上述した第２の方法では、第２のレジストパターン４６を形成する際に、アライメントマーク形成領域の第１のレジストパターン４５も第２のレジスト４６ａで覆われるため、その第２のレジスト４６ａを除去する際にアライメントマーク形成領域の第１のレジストパターン４５が部分的に溶解して変形してしまい、その結果、アライメントマークに複雑な段差が形成されて検出精度が低下してしまうという問題が生じる。
また、特許文献１に記載された方法を利用して、第１のレジストパターン４５を紫外線又は熱によって硬化して表面に硬化層を形成する方法も考えられるが、この方法を用いたとしても第２のレジスト４６ａを除去する際のアライメントマーク形成領域の第１のレジストパターン４５の変形を完全に抑制することはできないし、特に、熱によって硬化層を形成すると、硬化層を形成する段階で第１のレジストパターン４５が収縮して変形してしまい、やはりアライメントマークに複雑な段差が形成されて検出精度が低下してしまう。
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、デバイスの性能に影響を与えることなく、かつ、高精度の検出が可能なアライメントマークを形成することができるデバイスの製造方法を提供することにある。
上記目的を達成するため、本発明は、上層側の第１の膜が、下層側の第２の膜に対するエッチングに耐性を有する材料で構成される積層膜を形成する工程と、素子形成領域及びアライメントマーク形成領域の前記第１の膜をパターニングする工程と、少なくとも前記アライメントマーク形成領域の前記パターニングした第１の膜近傍を除く領域を、前記第２の膜に対するエッチングに耐性を有する材料で保護する工程と、前記パターニングした第１の膜をマスクとして、前記第２の膜を選択エッチングするエッチング工程と、を少なくとも有し、前記パターニングした第１の膜の周囲を掘下げることにより、前記第１の膜からなるアライメントマークの段差を増大させるものである。
また、本発明は、下層側に第２の膜を形成する工程と、素子形成領域及びアライメントマーク形成領域の前記第２の膜をパターニングする工程と、全面に前記第２の膜に対するエッチングに耐性を有する材料からなる上層側の第１の膜を形成する工程と、前記素子形成領域の前記第１の膜及び前記アライメントマーク形成領域の前記パターニングした第２の膜上の前記第１の膜をパターニングする工程と、少なくとも前記アライメントマーク形成領域の前記パターニングした第１の膜近傍を除く領域を、前記第２の膜に対するエッチングに耐性を有する材料で保護する工程と、前記パターニングした第１の膜をマスクとして、前記第２の膜を選択エッチングするエッチング工程と、を少なくとも有し、前記パターニングした第１の膜の周囲を掘下げることにより、前記第１の膜からなるアライメントマークの段差を増大させるものである。
本発明のデバイスの製造方法によれば、デバイスの微細化に伴ってパターン自体の段差減少が要求される場合であっても、アライメントマークを強調することができ、これにより、高精度の位置合せを実現することができる。
その理由は、第１のレジストパターンをマスクとして上層膜にアライメントマークを形成した後、第１のレジストパターンを除去し、アライメントマーク形成領域のみを露出させる第２のレジストパターンを形成し、上層膜のアライメントマークをマスクとして自己整合的に下層膜をエッチングするからである。
背景技術で示したように、近年のデバイスの微細化に伴って、デバイスを構成する膜も薄くなってきており、薄い膜を用いてアライメントマークを形成すると、露光装置のアライメントマークの検出精度が低下して、位置ずれが生じるという問題がある。
この問題に対して、１種類のレジストパターンを用いてアライメントマークを深く形成する方法（第１の方法）があるが、この方法では素子形成領域のパターンも深く形成されてしまい、デバイス性能に影響を与える。また、レジストパターンを重ね塗りしてアライメントマークを深く削る方法（第２の方法）もあるが、この方法では、２回目のレジストパターン形成時に１回目のレジストパターンの形状が崩れ、アライメントマークに複雑な段差が形成されて検出精度が低下してしまう。
そこで、本発明では、第１のレジストパターンを用いて上層膜にアライメントマークを形成し、当該第１のレジストパターンを除去した後、アライメントマーク形成領域のみを露出させる第２のレジストパターンを形成し、アライメントマーク自体を用いて自己整合的に下地膜をエッチングして、アライメントマークの段差を深くする方法を提案する。
なお、本発明は、任意のデバイスの製造に利用されるアライメントマークに適用可能であるが、特に、熱型赤外線検出素子では、感熱抵抗体を含むダイアフラムを梁によって基板から浮かせた構造であり、梁からの熱流出抑制が高性能化に結びつくため梁を構成する金属膜や保護膜の細線化や薄膜化が急速に進んでおり、それに伴って位置合せ精度の要求が高まるにも拘らずアライメントマークの段差が小さくなることから、以下の実施例では、熱型赤外線検出素子の製造に利用されるアライメントマークに関して説明する。
上記した本発明の一実施の形態についてさらに詳細に説明すべく、本発明の第１の実施例に係るデバイスの製造方法について、図１乃至図７を参照して説明する。図１は、本実施例の熱型赤外線検出素子の構成例を示す断面図であり、図２乃至図７は、本実施例の熱型赤外線検出素子（アライメントマーク近傍）の製造方法を模式的に示す工程断面図である。
本実施例の熱型赤外線検出器は、１つの画素若しくはマトリクス状に配列された複数の画素からなり、１つの画素には、図１に示すように、空洞部１５を介してボロメータ薄膜７を含む温度検出部１４（ダイアフラム）が中空に保持された構造である。
この熱型赤外線検出器の構造を具体的に説明すると、回路基板２はシリコンウェハー等からなり、その内部にＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスにより読出回路２ａが作り込まれている。回路基板２上には、赤外線反射膜３及びコンタクトパッド４が形成され、その上層に第１保護膜５が形成されている。
空洞部１５は、デバイス製造の初期の工程ではパターニングされた犠牲層で埋められており、デバイス製造の終盤の工程でドライエッチングにより除去される。
温度検出部１４は、例えば、波長８〜１２μｍ付近の赤外線を吸収する第２保護膜６、第３保護膜８、第４保護膜１０、これらの保護膜で取り囲まれたボロメータ薄膜７、及び電極配線９で構成されている。また、支持部１３は、第２保護膜６、第３保護膜８、第４保護膜１０とこれら保護膜で囲まれた電極配線９で構成され、回路基板２から空洞部１５を介して温度検出部１４を宙に浮かせるように支持し、熱分離構造を実現している。電極配線９はボロメータ薄膜７の電極と回路基板２上のコンタクトパッド４を電気的に接続し、コンタクトパッド４は読出回路２ａに電気的に接続されている。そして、温度検出部１４の出力信号は、電極配線９により読出回路２ａに伝達される。
このように、熱型赤外線検出素子では、感熱抵抗体を含むダイアフラムを梁によって基板から浮かせた構造であり、梁からの熱流出を抑制するために梁を構成する金属膜や保護膜の細線化や薄膜化が必要であることから、位置合せ精度を高めるためアライメントマークの段差を大きくすることが重要である。
以下、上記構成の熱型赤外線検出素子における梁配線製造工程でのアライメントマーク形成について、図２乃至図７の工程断面図を参照して説明する。
なお、図２乃至図７において、回路基板２１のフィールド酸化膜２２が形成された部分は素子形成領域を示し、フィールド酸化膜２２が形成されていない部分はスクライブ領域を示し、スクライブ領域にアライメントマークが形成されるものとする。また、図２乃至図７では、本実施例のアライメントマークの製造工程を分かりやすくするために、各構成物やその形状を簡略化して示している。例えば、回路基板２１の中には信号読出回路が形成されており、その構成要素であるスイッチングトランジスタ等を形成する部分の活性領域にはフィールド酸化膜２２は無いが、簡単のために赤外線検出素子の形成領域全体にフィールド酸化膜２２が描いてある。
まず、図２に示すように、ＣＭＯＳ回路等の読出回路を形成した回路基板２１上に、スパッタ法等によりＡｌ、Ｔｉ等の金属を５００ｎｍ程度の膜厚で成膜し、レジストをマスクとしてパターン形成を行い、各画素の温度検出部に入射する赤外線を反射するための反射膜（図示せず）及び電極配線と読出回路とを接続するためのコンタクトパッド（図示せず）を形成する。
次に、回路基板２１全面に、プラズマＣＶＤ（Chemical Vapor Deposition）法等によりシリコン酸化膜（ＳｉＯ、ＳｉＯ２)、シリコン窒化膜(ＳｉＮ、Ｓｉ３Ｎ４)、シリコン酸窒化膜(ＳｉＯＮ)などを１００〜５００ｎｍ程度の膜厚で成膜し、反射膜及びコンタクトパッドを保護する保護膜２３（図１の第１保護膜５）を形成する。
次に、回路基板２全面に感光性ポリイミド膜等の有機膜を塗布し、コンタクトパッド及び画素間の領域が露出するように露光・現像を行った後、４００℃程度の温度で焼締めを行い、マイクロブリッジ構造を形成するための犠牲層２４を形成する。なお、犠牲層２４をポリシリコンやＡｌで構成することもできる。ポリシリコンを用いる場合は、例えば、ヒドラジンやテトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）を用いたウェットエッチング、ＸｅＦ２プラズマを用いたドライエッチング等により犠牲層２４を除去することができる。また、Ａｌを用いる場合は、例えば、塩酸やホットリン酸を用いたウェットエッチングにより犠牲層２４を除去することができる。
次に、犠牲層２４の上に、プラズマＣＶＤ法等によりシリコン酸化膜（ＳｉＯ、ＳｉＯ２)、シリコン窒化膜(ＳｉＮ、Ｓｉ３Ｎ４)、シリコン酸窒化膜（ＳｉＯＮ）などを５０〜５００ｎｍ程度の膜厚で成膜し、図１の第２保護膜６相当膜（支持膜２５ａの一構成要素）を形成する。
次に、犠牲層２４上の図１中第２保護膜６相当膜の上に、酸素雰囲気の反応性スパッタ等により酸化バナジウム（Ｖ２Ｏ３、ＶＯＸなど）や酸化チタン（ＴｉＯＸ）などの温度検出抵抗材料膜（図１のボロメータ薄膜７）を５０〜２００ｎｍ程度の膜厚で堆積する（図示せず）。その後、公知のフォトリソグラフィ技術（後述する第２の実施例の手法）を用いて、温度検出抵抗材料膜をパターニングし、温度検出抵抗を形成する（図示せず）。次に、プラズマＣＶＤ法等によりシリコン酸化膜（ＳｉＯ，ＳｉＯ２)、シリコン窒化膜（ＳｉＮ，Ｓｉ３Ｎ４）、シリコン酸窒化膜（ＳｉＯＮ）などを２０〜２００ｎｍ程度の膜厚で成膜し、温度検出抵抗を保護する保護膜（支持膜２５ａの一構成要素、図１の第３保護膜８相当）を形成する。その後、ＣＦ４やＣ２Ｆ６、ＣＨＦ３などを用いたプラズマエッチング等により、温度検出抵抗上の保護膜に対するスルーホールと、コンタクトパッド上の保護膜２３及び支持膜２５ａに対するコンタクトホールのエッチングを行なう（両者のエッチング時間が極端に異なる場合は別工程で行なう）。
次に、スパッタ法等によりＡｌ、Ｃｕ、Ａｕ、Ｔｉ、Ｗ、Ｍｏなどの配線金属膜２６を２０〜２００ｎｍ程度の膜厚で成膜した後、公知のフォトリソグラフィ技術を用いて、フォトレジスト２７（電極配線パターン２７ａ及びアライメントマークパターン２７ｂ）を形成する。
次に、図３に示すように、フォトレジスト２７をマスクとして、配線金属膜２６の各種材料に応じたエッチングガスを用いたドライエッチングやエッチング液を用いたウェットエッチングにより、露出した配線金属膜２６を除去する。このエッチングにより、素子形成領域には電極配線が形成され、アライメントマーク形成領域にはアライメントマークが形成される。
次に、図４に示すように、酸素ガスを用いたアッシングや有機溶剤等により、フォトレジスト２７を剥離する。
従来は、以上の工程で電極配線及びアライメントマークを完成していたが、本実施例では、アライメントマークの段差を大きくするために、図５に示すように、公知のフォトリソグラフィ技術を用いて、素子形成領域全体を保護する（アライメントマーク形成領域を露出させる）フォトレジスト２８（装置パターン保護用のフォトレジスト）を形成する。なお、素子形成領域全体を保護する材料はフォトレジスト２８に限定されず、支持膜２５ａや保護膜２３のエッチングに耐性を有する材料であればよい。
次に、図６に示すように、配線金属膜２６をマスクとして、支持膜２５ａや保護膜２３の各種材料に応じたエッチングガスを用いたドライエッチングやエッチング液を用いたウェットエッチングにより、アライメントマーク形成領域の露出した支持膜２５ａや保護膜２３を除去する。その際、支持膜２５ａや保護膜２３のエッチング（例えば、ＣＦ４やＣ２Ｆ６、ＣＨＦ３などを用いたプラズマエッチング）に対して、配線金属膜２６のエッチングレートは極めて小さいため、配線金属膜２６のアライメントマークが支持膜２５ａや保護膜２３に正確に転写され、段差が増強される。なお、図６では、支持膜２５ａと保護膜２３の一部とをエッチングしているが、支持膜２５ａと保護膜２３の境界でエッチングを止めてもよいし、支持膜２５ａの途中でエッチングを止めてもよい。
次に、図７に示すように、酸素ガスを用いたアッシングや有機溶剤等により、フォトレジスト２８を剥離して、配線金属膜２６、支持膜２５ａ（及び、必要に応じて保護膜２３）からなるアライメントマークが完成する。
以上の工程により、素子形成領域の電極配線の段差は小さく、アライメントマーク形成領域のアライメントマークの段差は大きい状態を実現することができる。
次に、本発明の第２の実施例に係る半導体装置の製造方法について、図８乃至図１７を参照して説明する。図８乃至図１７は、本実施例の熱型赤外線検出素子（アライメントマーク近傍）の製造方法を模式的に示す工程断面図である。
前記した第１の実施例では、梁配線製造工程でのアライメントマーク形成について述べたが、本実施例では、温度検出抵抗用スルーホール製造工程でのアライメントマーク形成について、図８乃至図１７の工程断面図を参照して説明する。
なお、図８乃至図１７において、回路基板２１のフィールド酸化膜２２が形成された部分は素子形成領域を示し、フィールド酸化膜２２が形成されていない部分はスクライブ領域を示し、スクライブ領域にアライメントマークが形成されるものとする。また、図８乃至図１７では、本実施例のアライメントマークの製造工程を分かりやすくするために、各構成物やその形状を簡略化して示している。例えば、回路基板２１の中には信号読出回路が形成されており、その構成要素であるスイッチングトランジスタ等を形成する部分の活性領域にはフィールド酸化膜２２は無いが、簡単のために赤外線検出素子の形成領域全体にフィールド酸化膜２２が描いてある。
まず、図８に示すように、ＣＭＯＳ回路等の読出回路を形成した回路基板２１上に、スパッタ法等によりＡｌ、Ｔｉ等の金属を５００ｎｍ程度の膜厚で成膜し、レジストをマスクとしてパターン形成を行い、各画素の温度検出部に入射する赤外線を反射するための反射膜（図示せず）及び電極配線と読出回路とを接続するためのコンタクトパッド（図示せず）を形成する。
次に、回路基板２１全面に、プラズマＣＶＤ法等によりシリコン酸化膜（ＳｉＯ、ＳｉＯ２)、シリコン窒化膜(ＳｉＮ、Ｓｉ３Ｎ４)、シリコン酸窒化膜（ＳｉＯＮ）などを１００〜５００ｎｍ程度の膜厚で成膜し、反射膜及びコンタクトパッドを保護する保護膜２３（図１の第１保護膜５）を形成する。
次に、回路基板２全面に感光性ポリイミド膜等の有機膜を塗布し、コンタクトパッド及び画素間の領域が露出するように露光・現像を行った後、４００℃程度の温度で焼締めを行い、マイクロブリッジ構造を形成するための犠牲層２４を形成する。なお、第１の実施例と同様に、犠牲層２４はポリシリコンやＡｌで構成してもよい。
次に、犠牲層２４の上に、プラズマＣＶＤ法等によりシリコン酸化膜（ＳｉＯ、ＳｉＯ２)、シリコン窒化膜(ＳｉＮ、Ｓｉ３Ｎ４)、シリコン酸窒化膜（ＳｉＯＮ）などを５０〜５００ｎｍ程度の膜厚で成膜し、支持膜２５ｂ（図１の第２保護膜６）を形成する。
次に、支持膜２５ｂの上に、酸素雰囲気の反応性スパッタ等により酸化バナジウム（Ｖ２Ｏ３、ＶＯＸなど）や酸化チタン（ＴｉＯＸ）などの温度検出抵抗材料膜２９（図１のボロメータ薄膜７）を５０〜２００ｎｍ程度の膜厚で堆積する。なお、ここでは温度検出抵抗材料膜２９として酸化バナジウムや酸化チタンを用いているが、抵抗温度係数（ＴＣＲ：Temperature Coefficient Resistance）の大きい他の材料を用いることもでき、例えば、ＮｉＭｎＣｏ酸化物、多結晶シリコン、非晶質シリコン、非晶質ゲルマニウム、非晶質シリコンゲルマニウム、（Ｌａ，Ｓｒ）ＭｎＯ３、ＹＢａＣｕＯ、単体金属のチタン（Ｔｉ）などを用いることもできる。
その後、公知のフォトリソグラフィ技術を用いて、フォトレジスト３０（温度検出抵抗パターン３０ａ及びパターン禁止領域カバー３０ｂ）を形成する。
次に、図９に示すように、フォトレジスト３０をマスクとして、温度検出抵抗材料膜２９の各種材料に応じたエッチングガスを用いたドライエッチングやエッチング液を用いたウェットエッチングにより、露出した温度検出抵抗材料膜２９を除去する。このエッチングにより、素子形成領域には温度検出抵抗が形成され、アライメントマーク形成領域には、パターン禁止領域カバーが形成される。
次に、図１０に示すように、酸素ガスを用いたアッシングや有機溶剤等により、第１のレジストパターン３０を剥離する。
次に、図１１に示すように、プラズマＣＶＤ法等によりシリコン酸化膜（ＳｉＯ，ＳｉＯ２)、シリコン窒化膜(ＳｉＮ，Ｓｉ３Ｎ４)、シリコン酸窒化膜（ＳｉＯＮ）などを２０〜２００ｎｍ程度の膜厚で成膜し、温度検出抵抗材料膜２９を保護する温度検出抵抗保護膜３１（図１の第３保護膜８）を形成する。
次に、図１２に示すように、フォトレジスト３２（スルーホールパターン３２ａ及びアライメントマークパターン３２ｂ）を形成する。
次に、図１３に示すように、フォトレジスト３２をマスクとして、ＣＦ４やＣ２Ｆ６、ＣＨＦ３などを用いたプラズマエッチング等により、温度検出抵抗保護膜３１に対するスルーホールエッチングを行なう。その際、アライメントマークパターン３２ｂで保護されていないアライメントマーク形成領域の温度検出抵抗保護膜３１もエッチングされ、アライメントマークが形成される。
次に、図１４に示すように、酸素ガスを用いたアッシングや有機溶剤等により、フォトレジスト３２を剥離する。
次に、図１５に示すように、公知のフォトリソグラフィ技術を用いて、素子形成領域全体を保護する（アライメントマーク形成領域を露出させる）フォトレジスト２８（装置パターン保護用のフォトレジスト）を形成する。なお、素子形成領域全体を保護する材料はフォトレジスト２８に限定されず、温度検出抵抗材料膜２９のエッチングに耐性を有する材料であればよい。
次に、図１６に示すように、温度検出抵抗保護膜３１をマスクとして、温度検出抵抗材料膜２９の各種材料に応じたエッチングガスを用いたドライエッチングやエッチング液を用いたウェットエッチングにより、アライメントマーク形成領域の露出した温度検出抵抗材料膜２９を除去する。その際、温度検出抵抗材料膜２９のエッチング（例えば、温度検出抵抗材料膜が酸化バナジウムで温度検出抵抗保護膜がシリコン窒化膜とした場合の、ＳＦ６を用いたプラズマエッチング）に対して、温度検出抵抗保護膜３１のエッチングレートは極めて小さいため、温度検出抵抗保護膜３１のアライメントマークが温度検出抵抗材料膜２９に正確に転写され、段差が増強される。なお、図１６では、温度検出抵抗材料膜２９と支持膜２５ｂの境界でエッチングを止めたが、温度検出抵抗保護膜３１と支持膜２５ｂや保護膜２３とで選択エッチングが可能で、かつ、温度検出抵抗材料膜２９のエッチングにより支持膜２５ｂや保護膜２３がエッチング可能な場合（例えば、温度検出抵抗保護膜３１がシリコン窒化膜、支持膜２５ｂや保護膜２３がシリコン酸化膜の場合）は、支持膜２５ｂや保護膜２３もエッチングして更に段差を増強してもよいし、温度検出抵抗材料膜２９の途中でエッチングを止めてもよい。
次に、図１７に示すように、酸素ガスを用いたアッシングや有機溶剤等により、フォトレジスト２８を剥離して、温度検出抵抗保護膜３１、温度検出抵抗材料膜２９（及び、必要に応じて支持膜２５ｂや保護膜２３）からなるアライメントマークが完成する。
以上の工程により、素子形成領域のスルーホールパターン段差は小さく、アライメントマーク段差は大きい状態を実現することができる。
なお、第１の実施例では、上層側が金属膜、下層側が絶縁膜の場合を例示し、第２の実施例では、上層側が絶縁膜、下層側が抵抗材料膜の場合を例示したが、本発明は上記実施例に限定されるものではなく、例えば、シリコン窒化膜とシリコン酸化膜などの絶縁性材料の組み合わせや、単体金属と金属化合物などの導電性材料の組み合わせなど、上層側の膜が、下層側の膜に対するエッチングに耐性を有する組み合わせであればよく、材料の種類やエッチングの方法等は適宜変更可能である。
また、上記各実施例では上層側の膜を残す構成としたが、上層側の膜をエッチングマスク（例えば、メタルマスク）として形成し、最終的に除去する構成としてもよい。
また、上記各実施例では、熱型赤外線検出素子の製造に利用されるアライメントマークに関して記載したが、任意のデバイスの製造に利用されるアライメントマーク対して同様に適用することができる。
本発明は、デバイスの製造方法、特に、熱型赤外線検出素子の製造方法に利用可能である。
１ 熱型赤外線検出素子
２ 回路基板
２ａ 読出回路
３ 反射膜
４ コンタクトパッド
５ 第１保護膜
６ 第２保護膜
７ ボロメータ薄膜
８ 第３保護膜
９ 電極配線
１０ 第４保護膜
１３ 支持部
１４ 温度検出部
１５ 空洞部
２１ 回路基板
２２ フィールド酸化膜
２３ 保護膜
２４ 犠牲層
２５ａ、２５ｂ 支持膜
２６ 配線金属膜
２７ フォトレジスト（電極配線パターン及びアライメントマークパターン）
２８ フォトレジスト（装置パターン保護）
２９ 温度検出抵抗材料膜
３０ フォトレジスト（温度検出抵抗パターン及びパターン禁止領域カバー）
３１ 温度検出抵抗保護膜
３２ フォトレジスト（スルーホールパターン及びアライメントマークパターン）
２ 回路基板
２ａ 読出回路
３ 反射膜
４ コンタクトパッド
５ 第１保護膜
６ 第２保護膜
７ ボロメータ薄膜
８ 第３保護膜
９ 電極配線
１０ 第４保護膜
１３ 支持部
１４ 温度検出部
１５ 空洞部
２１ 回路基板
２２ フィールド酸化膜
２３ 保護膜
２４ 犠牲層
２５ａ、２５ｂ 支持膜
２６ 配線金属膜
２７ フォトレジスト（電極配線パターン及びアライメントマークパターン）
２８ フォトレジスト（装置パターン保護）
２９ 温度検出抵抗材料膜
３０ フォトレジスト（温度検出抵抗パターン及びパターン禁止領域カバー）
３１ 温度検出抵抗保護膜
３２ フォトレジスト（スルーホールパターン及びアライメントマークパターン）
Claims (5)
- 下層側に第２の膜を形成する工程と、
素子形成領域及びアライメントマーク形成領域の前記第２の膜をパターニングする工程と、
全面に前記第２の膜に対するエッチングに耐性を有する材料からなる上層側の第１の膜を形成する工程と、
前記素子形成領域の前記第１の膜及び前記アライメントマーク形成領域の前記パターニングした第２の膜上の前記第１の膜をパターニングする工程と、
少なくとも前記アライメントマーク形成領域の前記パターニングした第１の膜近傍を除く領域を、前記第２の膜に対するエッチングに耐性を有する材料で保護する工程と、
前記パターニングした第１の膜をマスクとして、前記第２の膜を選択エッチングするエッチング工程と、を少なくとも有し、
前記パターニングした第１の膜の周囲を掘下げることにより、前記第１の膜からなるアライメントマークの段差を増大させることを特徴とするデバイスの製造方法。 - 前記第１の膜及び前記第２の膜の一方が導電性材料から成り、他方が絶縁性材料から成ることを特徴とする請求項１に記載のデバイスの製造方法。
- 前記第１の膜及び前記第２の膜が、共に、選択エッチングが可能な導電性材料、又は、選択エッチングが可能な絶縁性材料から成ることを特徴とする請求項１に記載のデバイスの製造方法。
- 前記第１の膜及び前記第２の膜の一方がシリコン窒化膜から成り、他方がシリコン酸化膜から成ることを特徴とする請求項３に記載のデバイスの製造方法。
- 前記第２の膜の下層に第３の膜を備え、前記第１の膜が、前記第２の膜及び前記第３の膜に対するエッチングに耐性を有する材料からなり、
前記エッチング工程では、前記パターニングした第１の膜をマスクとして、前記第２の膜及び前記第３の膜を選択エッチングすることを特徴とする請求項１乃至４のいずれか一に記載のデバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009068389A JP5458619B2 (ja) | 2009-03-19 | 2009-03-19 | デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009068389A JP5458619B2 (ja) | 2009-03-19 | 2009-03-19 | デバイスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010225647A JP2010225647A (ja) | 2010-10-07 |
| JP5458619B2 true JP5458619B2 (ja) | 2014-04-02 |
Family
ID=43042575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009068389A Expired - Fee Related JP5458619B2 (ja) | 2009-03-19 | 2009-03-19 | デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5458619B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5708122B2 (ja) * | 2011-03-25 | 2015-04-30 | 日本電気株式会社 | 熱型赤外線固体撮像素子及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0237708A (ja) * | 1988-07-27 | 1990-02-07 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2767594B2 (ja) * | 1988-11-16 | 1998-06-18 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH04290419A (ja) * | 1991-03-19 | 1992-10-15 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH07135162A (ja) * | 1993-11-10 | 1995-05-23 | Toshiba Corp | 半導体装置の製造方法 |
| JP2006013359A (ja) * | 2004-06-29 | 2006-01-12 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP2007053255A (ja) * | 2005-08-18 | 2007-03-01 | Oki Electric Ind Co Ltd | アライメントマークの形成方法 |
| JP2007194357A (ja) * | 2006-01-18 | 2007-08-02 | Fujifilm Corp | 重ね合わせマークおよびその製造方法 |
-
2009
- 2009-03-19 JP JP2009068389A patent/JP5458619B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010225647A (ja) | 2010-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101024289B1 (ko) | 적외선 센서 및 그 제조 방법 | |
| US7713772B2 (en) | Micromechanical flow sensor with tensile coating | |
| JP6487032B2 (ja) | 応力低減レイヤを有する密封されたパッケージ | |
| US8101914B2 (en) | Thermal-type infrared solid-state imaging device and manufacturing method of the same | |
| JP4537124B2 (ja) | オーバーレイキー、アラインキーを有する集積回路半導体素子およびその製造方法 | |
| US20140175588A1 (en) | Suspension and absorber structure for bolometer | |
| JP6854796B2 (ja) | 半導体センサ装置 | |
| US8796630B2 (en) | Thermal-type infrared solid-state image sensing device and method of manufacturing the same | |
| JP6151541B2 (ja) | Ｍｅｍｓ素子およびその製造方法 | |
| JP6688490B2 (ja) | 電子デバイス及びその製造方法 | |
| TWI418002B (zh) | 晶片封裝體及其製造方法 | |
| JP5458619B2 (ja) | デバイスの製造方法 | |
| JP4496751B2 (ja) | 熱型赤外線固体撮像素子及びその製造方法 | |
| JP4338490B2 (ja) | 光半導体集積回路装置の製造方法 | |
| KR101826662B1 (ko) | 멤스 디바이스 제조 방법 | |
| CN108640080A (zh) | 一种探测器的金属电极形成方法 | |
| JP2005066817A (ja) | 微小構造体 | |
| JP3489001B2 (ja) | 半導体装置およびその製造方法 | |
| JP2008134113A (ja) | 赤外線センサおよび赤外線センサの製造方法 | |
| JP2011082195A (ja) | 半導体装置及びその製造方法 | |
| JP2006059873A (ja) | 固体撮像素子及びその製造方法、半導体装置及びその製造方法 | |
| TWI482242B (zh) | 晶片封裝體及其製造方法 | |
| KR20010004173A (ko) | 이미지 센서의 제조 방법 | |
| JP2011102775A (ja) | 半導体圧力センサおよびその製造方法 | |
| JPH05129636A (ja) | ダイアフラムを有する素子およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20111110 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120222 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130325 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130402 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130509 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131217 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131230 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |