TWI482242B - 晶片封裝體及其製造方法 - Google Patents

Description

晶片封裝體及其製造方法

本發明係有關於一種晶片封裝體及其製作方法，特別是有關於一種具有遮光層之晶片封裝體及其製作方法。

在習知的影像感測元件(image sensors)封裝體中，影響影像品質的其中一個原因就是光串音效應(crosstalk)，串音效應越嚴重，影像的失真也越嚴重。例如入射至非感光區的光偏折進入感光區，或是應入射至鄰近影像感測元件封裝體的感光區的光因偏折進入感光區中都會造成光串音效應(crosstalk)的問題。另外，入射至感光區的光也可能會反射出影像感測元件封裝體而造成漏光的問題，進而使影像感測元件封裝體的影像品質惡化。

因此，亟需一種具有新穎結構的晶片封裝體及其製造方法。

有鑑於此，本發明之一實施例提供一種晶片封裝體，包括一晶片，具有一基板及一導電墊結構，晶片具有一上表面和一下表面；一上蓋層，覆蓋晶片的上表面；一間隔層，介於上蓋層與晶片之間；一導電通道，電性連接導電墊結構；以及一遮光層，設置於上蓋層與間隔層之間，其中遮光層與間隔層具有一重疊部分。

本發明之另一實施例係提供一種晶片封裝體的製造方法，包括下列步驟：提供一上蓋層及包括至少一晶片的晶圓；於該上蓋層上形成一遮光層圖案；藉由一間隔層黏結該上蓋層與包括至少一晶片的晶圓上表面，其中該間隔層覆蓋設置於該晶片上的至少一導電墊，其中該遮光層圖案與該間隔層具有一重疊部分；從該晶圓的下表面形成導電通道以電性連接該導電墊；以及實施一切割步驟，以分離該晶圓形成封裝後的各該晶片。

以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。

本發明實施例的晶片封裝體係利用晶圓級封裝(wafer level chip scale package,WLCSP)製程封裝各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System;MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package;WSP)製程對影像感測元件(image sensors)、發光二極體、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓力感測器(process sensors)或噴墨頭(ink printer heads)等半導體晶片進行封裝。

其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之晶片封裝體。

第1A至1C及2A至2H圖係顯示製作一種根據本發明一實施例之晶片封裝體500的剖面示意圖。本發明實施例之晶片封裝體係以一影像感測元件(image sensors)為例，其於晶片與其上的上蓋層之間設有一層遮光層，以改善習知技術中，入射至非感光區的光(例如入射至間隔層的光)偏折進入感光區，或是應入射至鄰近影像感測元件的感光區的光因偏折進入感光區中而造成光串音效應(crosstalk)的問題。另外，上述遮光層也可避免入射至感光區的光因反射出晶片封裝體而造成漏光的問題，進而提升影像品質。

請參閱第1A至1C圖，首先提供一上蓋層200。在本發明一實施例中，上蓋層200可使光通過，其材質可包括鏡片級玻璃或石英等透明材質(transparent material)。然後，可利用塗佈(coating)及微影蝕刻製程，於上蓋層200上形成遮光層圖案202。在本發明一實施例中，遮光層圖案202可以選擇具有阻擋、吸收、或反射光線等性質之材料，例如可包括黑光阻(black resin)、底層抗反射塗料(BARC)或金屬材料如鉻(Cr)等。

之後，請參考第1B圖，其顯示間隔層圖案204的形成方式。例如可利用沉積及微影製程，於上蓋層200上形成間隔層圖案204。如第1B圖所示，間隔層圖案204係設置任兩個相鄰的遮光層圖案202之間，其中遮光層圖案202與其下的間隔層圖案204具有一重疊部分d，此重疊部份d一方面可以固定遮光層圖案202，另一方面可以避免少許光線從間隔層圖案204直接穿射過來。在本發明一實施例中，間隔層圖案204可以選擇隔離材料(isolation)以隔絕環境污染或避免水氣侵入。而例如在對晶圓基底實施刻痕製程以形成凹口時，間隔層可以選擇緩衝材料以避免上蓋層破損。此外，當晶片包含光電元件時，間隔層圖案204可以形成圍堰結構(Dam)以在供光線進出的上蓋層與光電元件之間圍出空穴，使得光電元件之光學特性因空穴中的空氣介質而提升。在另一實施例中，間隔層圖案204的材料可為感光型環氧樹脂、防銲層、或其他適合之絕緣物質，例如無機材料之氧化矽層、氮化矽層、氮氧化矽層、金屬氧化物或其組合；或有機高分子材料之聚醯亞胺樹脂(polyimide)、苯環丁烯(butylcyclobutene:BCB,道氏化學公司)、聚對二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(accrylates)等。

然後，如第1C圖所示，可利用印刷方式，於間隔層圖案204上形成黏著材料206。在本發明一實施例中，黏著材料206可包含高分子膜或者是一或多種黏著劑，例如一般型環氧樹脂或聚氨基甲酸酯(polyurethane)。

接著，提供一晶圓，其中有關晶圓之製作實施例係如第2A至2B圖所示。請參閱第2A圖，首先提供一半導體基板300，一般為半導體晶圓(如矽晶圓)或矽基板。其次，半導體基板300定義有多個元件區100A，圍繞元件區100A者為周邊接墊區100B。元件區100A及周邊接墊區100B共同形成部分的晶粒區。

接續，如第2B圖所示，於元件區100A製作半導體元件302，例如影像感測器元件或是微機電結構，而覆蓋上述半導體基板300及半導體元件302者為層間介電層303(IMD)，一般可選擇低介電係數(low k)的絕緣材料，例如多孔性氧化層。接著於周邊接墊區100B的層間介電層303中製作複數個導電墊結構304。上述導電墊結構較佳可以由銅(copper;Cu)、鋁(aluminum;Al)或其它合適的金屬材料所製成。

此外，半導體基板300可覆蓋有一晶片保護層306(passivation layer)，同時為將晶片內的元件電性連接至外部電路，可事先定義晶片保護層306以形成複數個暴露出導電墊結構的開口306h。

接著，如第2C圖所示，提供上蓋層200以與半導體基板300接合，其中為方便說明起見，上述半導體基板300係僅揭示導電墊結構304。在一實施例中，可藉由設置於間隔層圖案204上的黏著材料206，將上蓋層200與晶圓300黏結，並形成間隔層圖案204，其中間隔層圖案204介於晶圓300與上蓋層200之間，以於晶圓300與上蓋層200之間形成一空穴316，在此空穴中，元件區係由間隔層圖案204所圍繞。在本例中，晶圓300可包括複數個晶片，每一個晶片彼此係以一切割道SC區隔。如第2C圖所示，每一個晶片係設有一感光區302a以製作感光元件302，其上可覆蓋著對應的微陣列結構(未顯示)。在本發明一實施例中，上述感光元件302可以是互補式金氧半導體元件(complementary metal-oxide-semiconductor;CMOS)或電荷耦合元件(charge-coupled device;CCD)，用以擷取影像或圖像。

如第2C圖所示，遮光層圖案202係部分延伸至空穴316中。特別注意的是，感光區302a與遮光層圖案202之間具有一間隙S，如此可避免遮光層圖案202阻擋到所需入射至感光區302a的光線。在本發明一實施例中，感光區302a與遮光層圖案202之間的間隙S可介於2μm至100μm之間。較佳者，感光區302a與遮光層圖案202之間的水平間距S可介於5μm至40μm之間。

請參閱第2D圖，可以上蓋層200為承載基板，自半導體基板300之背面300a進行蝕刻，例如藉由非等向性蝕刻製程去除部份的半導體基板300，以於其中形成暴露出導電墊結構304之連通開口300ha及300hb。

第2E圖顯示半導體基板300之較大範圍的剖面圖，除了第2D圖所示之部分晶粒區外，還包括相鄰之切割區域以及另一晶粒區。

如第2E圖所示，於開口300ha及300hb內選擇性形成露出導電墊結構304之絕緣層320，例如高分子，如聚酯亞胺(PI)薄膜，可先藉由熱氧化法或電漿化學氣相沈積法，同時形成氧化矽層於開口300ha及300hb內，其並可延伸至半導體基板300的背面300a，接著，除去開口300ha及300hb之底部上的絕緣層(例如藉由微影製程)以暴露出導電墊結構304。在此實施例中，開口300ha及300hb內之絕緣層320係同時形成。

接著，如第2F圖所示，於開口300ha及開口300hb中分別形成第一導電層330a及第二導電層330b。在此實施例中，第一導電層330a及第二導電層330b係為重佈線路圖案，因此其除了形成於開口300ha、300hb之側壁上，還進一步延伸至半導體基板300之下表面300a上。

第一導電層330a及第二導電層330b之形成方式可包括物理氣相沉積、化學氣相沉積、電鍍、或無電鍍等，其材質可為金屬材質，例如銅、鋁、金、或前述之組合。第一導電層330a及第二導電層330b之材質還可包括導電氧化物，例如氧化銦錫(ITO)、氧化銦鋅(IZO)、或前述之組合。在一實施例中，係於整個半導體基板300上順應性形成一導電層，接著將導電層圖案化為例如第2F圖所示之導電圖案分佈，形成導電通道。雖然，在第2E圖中之導電層係順應性形成於開口300ha及300hb之側壁上，然在其他實施例中，導電層亦可大抵分別將開口300ha及300hb填滿。此外，在此實施例中，開口300ha及300hb內之第一導電層330a及第二導電層330b與半導體基板300之間係由同一絕緣層320所隔離。此外，上述實施例之導電通道的結構和位置僅為其中一實施例之說明，並非特別限定，例如其亦可形成於切割道的位置上。

接續，請參閱第2G圖，其顯示保護層340的形成方式。在本發明實施例中，保護層340例如為阻焊膜(solder mask)，可經由塗佈防銲材料的方式於半導體基板背面300a處形成保護層340。然後，對保護層340進行圖案化製程，以形成暴露部分第一導電層330a及第二導電層330b的複數個終端接觸開口。然後，於終端接觸開口處形成銲球下金屬層(Under Bump Metallurgy,UBM)(未顯示)和導電凸塊350。舉例而言，由導電材料構成之銲球下金屬層(UBM)可以是金屬或金屬合金，例如鎳層、銀層、鋁層、銅層或其合金；或者是摻雜多晶矽、單晶矽、或導電玻璃層等材料。此外，耐火金屬材料例如鈦、鉬、鉻、或是鈦鎢層，亦可單獨或和其他金屬層結合。而在一特定實施例中，鎳/金層可以局部或全面性的形成於金屬層表面。其中導電凸塊350可藉由第一導電層330a及第二導電層330b而電性連接至導電墊結構304。接著，沿著周邊接墊區的切割區SC將半導體基板300分割，即可形成複數個分離的晶片封裝體。如第2H圖所示之切割形成之一晶片封裝體500的剖面圖。

如第2H圖所示，在本發明一實施例中，位於每一個晶片上方之間隔層圖案204與遮光層圖案202的重疊部分d的最小值可為5μm，最大值可為間隔層圖案204a寬度w的二分之一。

其中，本實施例的晶片封裝體500，包括一晶片，具有一基板300及一導電墊結構304；一上蓋層200，藉由一間隔層圖案204固定於基板300的上表面；一導電通道330a、330b設置於基板300中，其經由基板300下表面電性連接該導電墊結構304；以及一遮光層圖案202，設置於上述上蓋層200與上述間隔層圖案204之間，其中上述遮光層202與上述間隔層圖案204可具有一重疊部分d，其最小值可為5μm，其最大值可為間隔層圖案204寬度w的二分之一。另外，上述遮光層圖案202與設於上述晶片上的感光區302a之間可具有一間隙S，其值可介於2μm至100μm之間，或可介於5μm至40μm之間。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。

200‧‧‧上蓋層

202‧‧‧遮光層圖案

204‧‧‧間隔層圖案

206‧‧‧黏著材料

100A‧‧‧元件區

100B‧‧‧周邊接墊區

300‧‧‧基板

300a‧‧‧背面

302‧‧‧半導體元件

302a‧‧‧感光區

303‧‧‧層間介電層

304‧‧‧導電墊結構

306‧‧‧晶片保護層

306h‧‧‧開口

316‧‧‧空穴

SC‧‧‧切割道

300ha、300hb‧‧‧開口

320‧‧‧絕緣層

330a‧‧‧導電層

330b‧‧‧導電層

340‧‧‧保護層

350‧‧‧導電凸塊

d‧‧‧重疊部分

S‧‧‧水平間距

w‧‧‧寬度

500‧‧‧晶片封裝體

第1A至1C圖係顯示製作一種根據本發明一實施例之光阻檔層的剖面示意圖。

第2A至2H圖係顯示根據本發明一實施例之晶片封裝體的剖面示意圖。

200‧‧‧上蓋層

202‧‧‧遮光層圖案

300‧‧‧基板

304‧‧‧導電墊結構

204‧‧‧間隔層圖案

316‧‧‧空穴

300ha、300hb‧‧‧開口

320‧‧‧絕緣層

330a‧‧‧導電層

330b‧‧‧導電層

340‧‧‧保護層

350‧‧‧導電凸塊

d‧‧‧重疊部分

w‧‧‧寬度

500‧‧‧晶片封裝體

Claims (14)

1. 一種晶片封裝體，包括：一晶片，具有一基板及一導電墊結構，該晶片具有一上表面和一下表面；一上蓋層，覆蓋該晶片的上表面；一間隔層，介於該上蓋層與該晶片之間；一導電通道，電性連接該導電墊結構；以及一遮光層，設置於該上蓋層與該間隔層之間，其中該遮光層與該間隔層具有一重疊部分和一未重疊部分，其中該重疊部分位於該遮光層與該間隔層之間，該未重疊部分中的該遮光層不接觸該間隔層，其中該遮光層圍繞該基板上的一感光區，且其中位於該未重疊部分內的該遮光層的一部分係朝該感光區延伸。
2. 如申請專利範圍第1項所述之晶片封裝體，其中該基板更包括一元件區，由該間隔層所圍繞。
3. 如申請專利範圍第2項所述之晶片封裝體，其中該間隔層於該基板與該上蓋層之間形成一空穴，且位於該未重疊部分內的該遮光層的該部分延伸至該空穴中以覆蓋未被該間隔層覆蓋的部分該基板。
4. 如申請專利範圍第3項所述之晶片封裝體，其中該元件區與該遮光層之間具有一水平間距。
5. 如申請專利範圍第4項所述之晶片封裝體，其中該水平間距介於2μm至100μm之間。
6. 如申請專利範圍第4項所述之晶片封裝體，其中該水平間距介於5μm至40μm之間。
7. 如申請專利範圍第1項所述之晶片封裝體，其中該重疊部分的最小值為5μm。
8. 如申請專利範圍第1項所述之晶片封裝體，其中該重疊部分的最大值為該間隔層寬度的二分之一。
9. 如申請專利範圍第1項所述之晶片封裝體，其中該遮光層包括黑光阻、抗反射塗料或金屬材料。
10. 如申請專利範圍第1項所述之晶片封裝體，其中該上蓋層和該間隔層之間更包括一黏著層，且該黏著層覆蓋部分該遮光層。
11. 一種晶片封裝體的製造方法，包括下列步驟：提供一上蓋層及包括至少一晶片的晶圓；於該上蓋層上形成一遮光層圖案；藉由一間隔層黏結該上蓋層與該晶圓上表面，其中該間隔層覆蓋設置於該晶片上的至少一導電墊，其中該遮光層圖案與該間隔層具有一重疊部分和一未重疊部分，其中該重疊部分位於該遮光層與該間隔層之間，該未重疊部分中的該遮光層不接觸該間隔層，其中該遮光層圍繞該基板上的一感光區，且其中位於該未重疊部分內的該遮光層的一部分係朝該感光區延伸；以及從該晶圓的下表面形成導電通道以電性連接該導電墊。
12. 如申請專利範圍第11項所述之晶片封裝體的製造方法，其中該間隔層於該晶片與該上蓋層之間形成一空穴，且位於該未重疊部分內的該遮光層圖案的該部分延伸至該空穴中以覆蓋未被該間隔層覆蓋的部分該基 板。
13. 如申請專利範圍第12項所述之晶片封裝體的製造方法，其中該間隔層所圍區域包括一元件區，其與該遮光層圖案之間具有一水平間距。
14. 如申請專利範圍第11項所述之晶片封裝體的製造方法，其中該遮光層圖案包括黑光阻、底層抗反射塗料或金屬材料。