JP2575795B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に関し、さらに詳しく言えば、
ウェハプロセスにおける位置合わせ、検査等に使用する
アライメントマークやバーニヤに関し、 エッチング残滓が飛散することのない半導体装置の製
造方法の提供を目的とし、 基板上の一部分にパターニングされたマークパターン
としての第１の膜の少なくとも周辺部を被覆する第２の
膜を形成することを含み構成する。
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関する。さらに詳
しく説明すれば、ウエハプロセスにおいて位置合わせ、
検査等に使用するアライメントマークやバーニヤに関す
る。
〔従来の技術〕
半導体ICチップには、デバイスの機能を果たす素子を
形成するデバイス領域と、個々のチップに切断する際に
削り取られるスクライブ領域とがある。このスクライブ
領域は製造工程においては重要である。すなわち、各工
程の位置合わせのためのマーク（アライメントマーク）
や製品検査のためのマーク（バーニヤ）やモニターチェ
ックのためのマークがこのスクライブ領域上に形成され
る。
これらのマークのうちアライメントマークを例にとっ
て説明すると、一般には基板の全面に第１の膜（たとえ
ば層間絶縁膜）を形成してパターニングする。このとき
スクライブ領域上にマークとなるパターンを同時に形成
しておく。次に基板の全面に第２の膜（たとえば配線金
属膜）を形成した後、前記第１の膜で形成したパターン
に対して位置合わせをしてエッチングすることにより第
２の膜のパターン形成を行なう。なお、このとき、スク
ライブ領域の別の所に次工程の位置合わせマークとなる
新しいパターンを第２の膜で形成しておき、これを次の
パターニングの位置合わせマークに使用する。
すなわち、スクライブ領域は一般にマークパターン形
成部分以外は常にエッチングされる。従って、アライメ
ントマークは位置合わせのために１回だけ使用され、そ
の後はずっと露出した状態である。
〔発明が解決しようとする課題〕
このむき出しにされたマークは一般に凸部を形成し、
その側壁部には、エッチング残滓が残ることがある。特
に異方性エッチングにおいてエッチング残滓の発生が顕
著であり、このマーク側壁部に残った残滓はその支持が
不安定なためにその後の処理が飛散してデバイス領域の
パターンに付着したりする。
第３図はエッチング残滓が飛散する様子を説明する図
である。図において31はSi基板、32はSiO2膜、33はアラ
イメントマークとして形成されたポリSi膜、34はポリSi
膜33の側壁部に残ったAl-Siエッチング残滓で、Al-Si配
線形成の際に露出状態のポリSi膜33をAl-Si膜で被覆し
た後、パターニングするときの異方性エッチングにより
形成される（同図（ａ））。
このエッチング残滓は支持が弱く、続く工程、たとえ
ばエッチング工程でよく取れることがある。
特に配線金属にAl-Siを使用するときは、ヒロック（h
illock）除去のためにSiエッチングをする必要がある。
このSiエッチングにより同図（ｂ）に示すようにポリSi
膜33およびSi基板31がエッチングされて、Al-Siエッチ
ング残滓34の支持はさらに弱くなり飛散しやすくなる。
この飛散したAl-Siエッチング残滓34がデバイス領域
に付着すると、ショートや断線等の原因となり、不良品
を形成することになる。
図では、ポリSiのマークパターンとAl-Siのエッチン
グ残滓について説明したが、他のマークパターンとエッ
チング残滓、例えばマークパターンとしてのSiO2膜の側
部にポリSiの残滓が形成されて、この残滓が飛散した場
合なども、この残滓がゴミとなって不良品を形成し、歩
溜まりの低下を招くといった問題がある。
本発明は、エッチング残滓が飛散することのない半導
体装置の製造方法を提供し、歩溜まりの向上を目的とす
る。
〔課題を解決するための手段〕
上記課題は、位置合せ、検査等に使用するマークパタ
ーンの形成において、前工程で形成されたマークパター
ンは、次工程で形成される膜によって、少なくともその
周辺部が被覆されることを特徴とする半導体装置の製造
方法により達成される。
〔作用〕
本発明では、位置合わせ、検査、モニタチェック等の
ために形成されるマークパターンのエッジ部は、続いて
形成される膜で常に被覆され、さらにマークパターンを
被覆する膜のエッジ部も順次形成される膜で被覆される
ので、マークパターンおよびこれを被覆する膜のエッジ
部にエッチング残滓が形成されることはない。
〔実施例〕
第１図は本発明の実施例に係る半導体装置の製造工程
説明図で、図面左がデバイス領域、右がスクライブ領域
である。図においては、１はSi基板、２はフィールド酸
化膜、３はSiO2膜、４はポリSiゲート、５は後のコンタ
クトホール形成のアライメントマークとしてのポリSi
膜、６は層間絶縁膜としてのPSG膜、７は配線パターン
形成のアライメントマークとしてのPSG膜、８はAl配線
膜である。
次に図を参照しながら本発明の実施例について説明す
る。
SiO2膜の形成後、基板の全面にポリSi膜を形成し、選
択的にエッチングしてポリSiゲート４を形成する。この
とき、スクライブライン上の一部にはアライメントマー
クとしてのポリSi膜５を形成しておく（同図（ａ））。
このポリSi膜５は後の工程のコンタクトホール形成の際
の位置合わせ用パターンになる。
次に基板の全面にPSG膜を形成した後、選択的にエッ
チングしてコンタクトホールを形成する。このコンタク
トホールパターン形成の位置合わせは、ポリSi膜５に対
して行なう。さらに、このときスクライブライン上で
は、前記ポリSi膜５の全面を被覆するようにPSG膜６を
形成するとともに、スクライブライン上の他の一部に新
たなアライメントマークとしてのPSG膜７を形成する
（同図（ｂ））。
さらに基板の全面にAl配線膜を形成した後、前記PSG
膜７に対して位置合わせを行ってエッチングすることに
よりパターニングして各電極配線を形成する。このとき
前記PSG膜６およびPSG膜７を覆う部分にはマスクをかけ
てエッチングを行ない、前記PSG膜６およびPSG膜７はAl
配線膜８で被覆される。
このように本発明によれば、形成されたアライメント
マークは順次形成される膜で被覆される。従って、エッ
チング残滓が形成されることがなくなり、エッチング残
滓がデバイス領域に付着することによる不良品形成はな
くなる。この結果、良品形成率は向上し、歩溜まりの向
上につながる。
なお、本実施例ではアライメントマークについて説明
したが、他のマークパターン、例えば検査マークパター
ン（バーニヤ）やモニターパターンについても本発明の
適用は可能である。
第２図は、本発明の別の実施例説明図であり、マーク
パターンおよびそれを被覆する膜の断面図（同図
（ａ））および上面図（同図（ｂ））である。図におい
て、21はSi基板、22はアライメントマークとして形成さ
れたポリSi膜、23はSiO2膜、24はAl膜である。
本実施例ではポリSi膜22がSiO2膜23で被覆される部分
はエッジ部分のみであるが、マークパターンおよび被覆
膜のエッジ部分の上層に膜形成されていれば、エッチン
グ残滓の形成は防止されるので、第１の実施例と同じ効
果、すなわちエッチング残滓の飛散が防止され、良品形
成率が向上する。
〔発明の効果〕
本発明の半導体装置の製造方法によれば、エッチング
残滓が形成されることはなくなる。従って、後の工程で
エッチング残滓が飛散し、これがデバイス領域に付着し
てショートや断線の原因となったり、不良パターンを形
成したりすることがなくなるので、製品の不良品率の減
少および歩溜まりの向上に効果がある。
【図面の簡単な説明】
第１図（ａ）〜（ｃ）は、本発明の実施例に係る製造工
程説明図、 第２図は、本発明の別の実施例に係るマークパターンの
断面図（ａ）および上面図（ｂ）、 第３図（ａ），（ｂ）は、エッチング残滓が飛散する様
子を説明する図である。 （符号の説明） 1,21,31……Si基板、２……フィールド酸化膜、3,23,32
……SiO2膜、４……ポリSiゲート、5,22,33……ポリSi
膜、6,7……PSG膜、8,24……Al膜、34……Al-Siエッチ
ング残滓。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 伸浩 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野村 心一 鹿児島県薩摩郡入来町副田5950番地 株 式会社九州富士通エレクトロニクス内 (56)参考文献 特開 平１−117030（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】位置合せ、検査等に使用するマークパター
    ンの形成において、前工程で形成されたマークパターン
    は、次工程で形成される膜によって、少なくともその周
    辺部が被覆されることを特徴とする半導体装置の製造方
    法。
JP63105737A 1988-04-28 1988-04-28 半導体装置の製造方法 Expired - Lifetime JP2575795B2 (ja)

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