JPS6016442A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
- Publication number
- JPS6016442A JPS6016442A JP59104578A JP10457884A JPS6016442A JP S6016442 A JPS6016442 A JP S6016442A JP 59104578 A JP59104578 A JP 59104578A JP 10457884 A JP10457884 A JP 10457884A JP S6016442 A JPS6016442 A JP S6016442A
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- JP
- Japan
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- semiconductor
- electrode
- silver
- resin film
- wafer
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はダイオード、トランジスタ、ＩＣ等の半導体装
置の製法に関する。
置の製法に関する。
一般に、ダイオード、トランジスタ、ＩＣ等の半導体装
置においては、一枚の半導体ウェーハからなる基板内に
所定の導電型の半導体領域を形成し、基板表面上に金属
電極や金属配線層を設けたのち、これらの電極や配線層
を露出した状態でウェーハを複数のペレットに分離し、
またこのようにして分離されたペレットに対して支持基
板へのとり付けや外部導出用引出線のとり付は等の如き
組立処理を行なっている。
置においては、一枚の半導体ウェーハからなる基板内に
所定の導電型の半導体領域を形成し、基板表面上に金属
電極や金属配線層を設けたのち、これらの電極や配線層
を露出した状態でウェーハを複数のペレットに分離し、
またこのようにして分離されたペレットに対して支持基
板へのとり付けや外部導出用引出線のとり付は等の如き
組立処理を行なっている。
粘着シートとウェーハの裏面にはりつけた状態で、板状
物を切削する技術が特開昭５４−６４５５号に開示され
ている。
物を切削する技術が特開昭５４−６４５５号に開示され
ている。
然し乍ら、このようなペレットの分離工程及び組立処理
までの取扱いにおいては、金属電極や配線層に損傷を与
えたり、その他ごみ等の有害な物質が被着するおそれが
あるためかなり慎重に取扱うことが必要であった。また
、特に半導体ウェーハなホイールソー等を用いて切削す
る場合には切削水をウェーハにかけ乍ら行うことが必要
であるが、この場合上記電極や配線層として銀からなる
部材を用いた半導体装置においては、この切削水によっ
て半導体素子の表面に水分子の膜ができ、空気中の還元
物質による還元作用にもとづき次に示したメカニズムで
銀のマイグレーションが発生する場合のあることが判っ
た。
までの取扱いにおいては、金属電極や配線層に損傷を与
えたり、その他ごみ等の有害な物質が被着するおそれが
あるためかなり慎重に取扱うことが必要であった。また
、特に半導体ウェーハなホイールソー等を用いて切削す
る場合には切削水をウェーハにかけ乍ら行うことが必要
であるが、この場合上記電極や配線層として銀からなる
部材を用いた半導体装置においては、この切削水によっ
て半導体素子の表面に水分子の膜ができ、空気中の還元
物質による還元作用にもとづき次に示したメカニズムで
銀のマイグレーションが発生する場合のあることが判っ
た。
ＡｇｚＯ＋ＨｔＯ−２Ａｇ（ＯＨ）−２Ａｇ本発明の一
つの目的は、その取扱いを容易にした半導体装置の製法
を提供することである。
つの目的は、その取扱いを容易にした半導体装置の製法
を提供することである。
本発明の他の目的は、複数の素子が形成された半導体ウ
ェーハを切削して複数のペレットに分離する際の改良さ
れた方法を提供することである。
ェーハを切削して複数のペレットに分離する際の改良さ
れた方法を提供することである。
以下、図面を参照し乍ら本発明を半導体ウェーハを切削
して複数のダイオードを形成する場合に適用した例につ
いて説明する。
して複数のダイオードを形成する場合に適用した例につ
いて説明する。
Ｎ＋型シリコン基板６０表面にＮ−型シリコン層５をエ
ピタキシャル成長させ、このシリコン層５の表面に設け
られた熱酸化膜（Ｓ ｉ Ｏｔ膜）３をマスクとしてボ
ロン等の如きＰ型不純物を選択的に拡散してこのシリコ
ン層５内に複数個のＰ型半導体領域４を形成し、更に半
導体表面にパシベーションする目的でフォスフオシリケ
ードガラス膜２をＳｉｎ、膜３上に被着せしめ、これら
ガラス膜２及び５ｉＱ２膜３に上記Ｐ型領域４に達する
開口部を設け、メッキ、蒸着等の技術により基板裏面に
銀からなる電極７を設けると共に上記開口部に銀からな
るバンプ電極１を形成することによって、一枚の半導体
ウェーハに複数のダイオード構造部を形成する。次いで
、上記電極１の露出表面及びパシベーション膜２の全表
面上に例えばライトワックス等の如き透明又は半透明の
撥水性の樹脂材料をコーティングして樹脂膜９を形成し
、電極表面が外部に露出しないようにする。然るのち、
例えばダイヤモンドホイールソー等を用いてウェーハ表
面の切削部に切削水をかけ乍ら、上記樹脂膜９、パシベ
ーション膜２，３を通して半導体基体内に深い切削溝８
を形成し、上記複数の半導体領域及び電極部を分離する
。
ピタキシャル成長させ、このシリコン層５の表面に設け
られた熱酸化膜（Ｓ ｉ Ｏｔ膜）３をマスクとしてボ
ロン等の如きＰ型不純物を選択的に拡散してこのシリコ
ン層５内に複数個のＰ型半導体領域４を形成し、更に半
導体表面にパシベーションする目的でフォスフオシリケ
ードガラス膜２をＳｉｎ、膜３上に被着せしめ、これら
ガラス膜２及び５ｉＱ２膜３に上記Ｐ型領域４に達する
開口部を設け、メッキ、蒸着等の技術により基板裏面に
銀からなる電極７を設けると共に上記開口部に銀からな
るバンプ電極１を形成することによって、一枚の半導体
ウェーハに複数のダイオード構造部を形成する。次いで
、上記電極１の露出表面及びパシベーション膜２の全表
面上に例えばライトワックス等の如き透明又は半透明の
撥水性の樹脂材料をコーティングして樹脂膜９を形成し
、電極表面が外部に露出しないようにする。然るのち、
例えばダイヤモンドホイールソー等を用いてウェーハ表
面の切削部に切削水をかけ乍ら、上記樹脂膜９、パシベ
ーション膜２，３を通して半導体基体内に深い切削溝８
を形成し、上記複数の半導体領域及び電極部を分離する
。
次いで、ウェーハに応力を加えて図中１１にて示すよう
に上記溝の底部の半導体層をクラックして複数個のペレ
ットに分離する。
に上記溝の底部の半導体層をクラックして複数個のペレ
ットに分離する。
このようＫして得られた半導体素子においては、銀電極
１０表面が完全に透明又は半透明でかつ撥水性の樹脂膜
によって被覆されているため、上記ダイヤモンドホイー
ルソーによるウェーハ切削時に水分子が銀電極の表面や
半導体素子の表面から遮断されるため前記した銀のマイ
グレーションを抑制することができ、また、完成された
又は強制試験のされたペレット表面におけるマイグレー
ション等による変質具合等の状態の変化を簡単に観測す
ることができる。
１０表面が完全に透明又は半透明でかつ撥水性の樹脂膜
によって被覆されているため、上記ダイヤモンドホイー
ルソーによるウェーハ切削時に水分子が銀電極の表面や
半導体素子の表面から遮断されるため前記した銀のマイ
グレーションを抑制することができ、また、完成された
又は強制試験のされたペレット表面におけるマイグレー
ション等による変質具合等の状態の変化を簡単に観測す
ることができる。
また、上記のように分離されたペレットは最終の組立工
程が着手される直前まで上記した樹脂膜を被着したまま
の状態にしておくことによって、互いにペレット同志で
電極部等に損傷を与えあうこともなくまた保管雰囲気中
の水分による銀マイグレーション等のおこる心配もない
ため、それらの取扱いや保管がしやス、くなる。
程が着手される直前まで上記した樹脂膜を被着したまま
の状態にしておくことによって、互いにペレット同志で
電極部等に損傷を与えあうこともなくまた保管雰囲気中
の水分による銀マイグレーション等のおこる心配もない
ため、それらの取扱いや保管がしやス、くなる。
実際に、上記のように形成されたペレットに対し４０℃
に保温された水中で５０時間の浸水試験を行なってみた
が、銀のマイグレーション等による電極部の変質はみら
れなかった。
に保温された水中で５０時間の浸水試験を行なってみた
が、銀のマイグレーション等による電極部の変質はみら
れなかった。
以上、この発明の一実施例として銀電極を有するダイオ
ードを例に説明したが、本発明の技術思想はこれに限定
されずその他一般に軟質金属の電極、配線を有するトラ
ンジスタ、ＩＣ等にも適用して夫々の効果を発揮しうろ
ことは云うまでもない。また、多数の素子領域及び電極
を形成したウェーハな切断分離しないでウェーッ・状態
のままで長期保管したり、運搬する場合にも前記樹脂膜
のコーティング技術が適用できる。
ードを例に説明したが、本発明の技術思想はこれに限定
されずその他一般に軟質金属の電極、配線を有するトラ
ンジスタ、ＩＣ等にも適用して夫々の効果を発揮しうろ
ことは云うまでもない。また、多数の素子領域及び電極
を形成したウェーハな切断分離しないでウェーッ・状態
のままで長期保管したり、運搬する場合にも前記樹脂膜
のコーティング技術が適用できる。
図は本発明に係る半導体装置の製造方法を説明するため
の素子要部断面図である。 １・・・電極、２・・・フォスフオシリケードガラス膜
、３・・・５１０２膜、４，５．６・・・半導体領域、
７・・・裏面電極、８・・・切削溝、９・・・樹脂膜、
１０・・・ＰＮ接合、１１・・・クラック。
の素子要部断面図である。 １・・・電極、２・・・フォスフオシリケードガラス膜
、３・・・５１０２膜、４，５．６・・・半導体領域、
７・・・裏面電極、８・・・切削溝、９・・・樹脂膜、
１０・・・ＰＮ接合、１１・・・クラック。
Claims (1)
- １、半導体基板内部に形成された所定の導電型の半導体
領域に達する金属からなる電極部材を基板表面に設けた
のち、該電極部材の露出表面を含め上記半導体基板表面
を撥水性を有する透明又は半透明の樹脂膜で被覆し、然
るのち上記半導体基板を切削し、複数の半導体装置に分
割することを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104578A JPS6016442A (ja) | 1984-05-25 | 1984-05-25 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104578A JPS6016442A (ja) | 1984-05-25 | 1984-05-25 | 半導体装置の製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP729878A Division JPS54101271A (en) | 1978-01-27 | 1978-01-27 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6016442A true JPS6016442A (ja) | 1985-01-28 |
Family
ID=14384313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59104578A Pending JPS6016442A (ja) | 1984-05-25 | 1984-05-25 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016442A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132252A (en) * | 1988-04-28 | 1992-07-21 | Fujitsu Limited | Method for fabricating semiconductor devices that prevents pattern contamination |
| EP0675536A1 (en) * | 1994-03-31 | 1995-10-04 | AT&T Corp. | Process for fabricating an integrated circuit |
-
1984
- 1984-05-25 JP JP59104578A patent/JPS6016442A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132252A (en) * | 1988-04-28 | 1992-07-21 | Fujitsu Limited | Method for fabricating semiconductor devices that prevents pattern contamination |
| EP0675536A1 (en) * | 1994-03-31 | 1995-10-04 | AT&T Corp. | Process for fabricating an integrated circuit |
| US5516728A (en) * | 1994-03-31 | 1996-05-14 | At&T Corp. | Process for fabircating an integrated circuit |
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