KR930000226B1 - 패턴오염으로부터 보호되는 반도체장치 및 그의 제조방법 - Google Patents

패턴오염으로부터 보호되는 반도체장치 및 그의 제조방법 Download PDF

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신이찌 노무라
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후지쓰 가부시끼가이샤
야마모도 다꾸마
가부시끼가이샤 규우슈우 후지쓰 일렉트로닉스
미야다 아쓰시
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Abstract

내용 없음.

Description

패턴오염으로부터 보호되는 반도체장치 및 그의 제조방법
제1도는 IC용 반도체 기판의 개요도로서, (a)는 개략 평면도이고, (b)는 (a)의 기판 일부분도.
제2도는 종래의 사진석판술 공정에서 패턴제거부분의 나머지 부분들이 어떻게 형성되는지를 개략적으로 나타낸 도면으로서, (a)는 장치패턴과 마크패턴이 장치영역과 스크라이빙 영역상에 폴리실리콘에 의해 각각 형성될때의 상태도이고, (b)는 기판이 포스포 실리케이트글라스(PSG)피막으로 코팅된 다음, 그 위에 포토레지스트 막이 패턴될때의 단계를 나타내는 도면이고, (c)는 PSG피막을 식각에 의해 패턴형성함과 동시에 스크라이빙 영역상에 또다른 마크패턴이 형성될때의 상태와 마킹패턴의 주벽에서 PSG의 잔유물이 어떻게 나타나는가를 나타내는 도면이고, (d)는 알미늄 피막이 기판위에 증착된 다음 알미늄 배선을 위해 포토레지스트 패턴이 형성될때의 상태도이고, (e)는 배선패턴을 남기고 알미늄 피막이 식각 제거될때의 상태와 장치영역의 주변둘레에 알미늄 잔유물이 어떻게 남아 있는가를 나타내는 도면이다.
제3도는 식각 제거된 패턴들의 잔유물의 분산을 방지하도록 연부덮개가 본 발명에 의해 어떻게 형성되는 가를 개략적으로 나타내는 도면으로서, (a)는 폴리실리콘 장치패턴과 마크패턴이 장치영역과 스크라이빙 영역상에 각각 형성될때의 상태도, (b)는 기판이 PSG피막으로 피복된 다음 그 위에 포토레지스트 피막이 패턴될때의 상태도이고, (c)는 PSG피막이 식각에 의해 패턴되고, 스크라이빙 영역상에 또다른 PSG의 마크패턴이 형성될때의 상태도로서 마크패턴위에 PSG피막에 의해 연부덮개가 어떻게 형성되는가를 나타내는 도면이고, (d)는 기판을 알미늄 피막으로 코팅한 다음 그 위에 포토레지스트 막이 알미늄 배선을 위해 패턴된 상태도이고, (e)는 배선을 형성하도록 알미늄 피막을 식각 제거함과 동시에 장치영역의 연부와 마크패턴 주변에 알미늄 피막에 의해 제2연부 덮개가 형성될때의 상태도이다.
제4도는 어떤 설계 또는 재료 제한으로 인해 폴리실리콘막을 PSG피막이 피복할 수 없는 본 발명을 적용하는 또다른 실시예로서, (b)~(e)는 각각 전술한 실시예의 단계3(b)~3(e)에 대응하는 단계들을 나타내는 도면이다.
제5도는 연부덮개에 의해 완전히 피복되지 않는 또다른 마크패턴의 일예도로서, (a)는 횡단면도이고, (b)는 마크패턴의 평면도이다.
본 발명은 반도체장치의 제조방법에 관한 것이며, 좀 더 구체적으로 사진석판술법에 의해 식각 제거된 패턴들의 잔유물들에 의해 장치가 오염되는 것을 방지해주는 칩패턴들을 형성하기 위한 개선된 방법에 관한 것이다.
반도체장치의 제조수율에 큰 영향을 미치는 하나의 중요한 요인은 오염이다. 반도체장치들의 대부분은 대기중에 부유하는 먼지들을 제거하도록 여과시킨 공기를 흘려주는 층류벤취상에서 또는 청정실내에서 제조된다. 반도체칩내의 집적도가 증가할수록 먼지 불합격 문제가 심각하게 되었으므로 현재 모든 집적회로(IC)칩은 초청정실에서 제조된다.
오염불합격은 모든 제조단계 장비, 재료, 제조에 사용되는 화학물질 및 물 모든면에서 가능한한 철두철미 하게 완전하게 수행된다. 그럼에도 불구하고 여전히 오염으로부터 영향을 받아 수율이 저하된다. 그러한 경향이 날로 심각해져 대규모 집적(LSI)회로의 제조시에 무시될 수 없다.
그러므로 본 발명의 목적은 반도체장치의 제조방법에서 오염을 제거하는데 있다.
본 발명의 또다른 목적은 제조공정 중 오염을 제거하는 방법을 제공하는데 있다.
본 발명의 또다른 목적은 반도체장치의 제조수율을 개선하는데 있다.
반도체 기판상의 각종 오염물을 정밀조사한 결과 사진석판술법에 의해 식각 제거되는 패턴부분의 파편들로 생각되는 오염반점들이 상당량 있다. 이들 파편의 기원은 장치영역과 마크패턴(mark pattern)의 주변에 있는 것으로 밝혀졌다. 전자는 칩상의 정치영역을 말하는 것이며 후자는 각종 마스크정렬 또는 칩검사를 위해 사용되는 것이다. 이들 패턴들 주변에서 패턴의 제거된 부분들의 아주 작은 잔유물들이 종종 발견된다. 이들 잔유물들은 연속하는 공정에 의해 기판 위에 분산되어 오염반점을 만든다.
본 발명에 의하면 이 장치영역들과 마크패턴(mark pattern)들의 패턴연부들을 연부덮개로 피복한다. 연부덮개는 각각의 패턴제조공정후 행하는 공정단계에서 형성된다. 그러므로 연부덮개는 각 패턴제조공정에 뒤따르는 단계에서 패턴을 피복하는 물질로 제조된다. 그러한 연부덮개를 사용하면 식각 공정에서의 잔유물의 출현과 그에 의한 오염반점들이 완전히 제거된다.
본 발명의 다른 목적 및 장점들은 첨부도면을 참조하여 설명되는 양호한 실시예의 상세한 설명으로부터 명백히 알 수 있다. 전체도면에서 동일한 참조문자와 번호는 동일부분을 나타낸다.
전술한 바와 같이 반도체장치의 제조수율은 제조공정을 진행하는동안 오염에 크게 좌우된다. 제조를 고청정실에서 수행하고, 또한 사용된 재료, 물 및 화학물질이 오염여부를 조심스럽게 검사할지라도 기판은 종종 오염반점으로부터 나쁜 영향을 받는다. 오염반점들에 의해 발생되는 곤란성은 IC의 칩사이즈가 클수록 증가하며 또한 회로설계가 미세해질수록 증가한다. 왜냐하면 칩상의 단하나의 오염된 반점이라도 전체회로를 손상시킬 수 있기 때문이다.
본 발명자들은 여러단계의 제조공정에서 오염된 반점들을 주의깊게 조사한 결과, 그 오염된 반점들의 대부분은 패턴들의 제거된 부분들의 미세한 파편들에 의해 원인이 됨을 밝혀냈다. 또한 조사결과 그러한 파편들은 패턴들을 사진석판술법으로 형성할때 장치영역 주변둘레와 각종 마크패턴둘레에 남아 있음이 밝혀졌다.
제1(a)도는 IC용 기판의 평면도를 나타낸다. 그것은 종종 웨이퍼로 호칭된다. 기판 1상에는 다수의 장치 영역 2가 격자형으로 배열된다. 이들 각 장치영역에는 IC회로(도시안됨)가 형성되며 또한 이 장치영역 2가 절취선 3을 따라 절취하여 기판 1을 서로 분리시키면 IC칩이 완성된다.
점선 D로 둘러싼 기판 1의 부분을 제1(b)도에 확대하여 나타낸다. 장치영역 2간에는 종횡방향으로 직선으로 그어진 스크라이빙(Scribing) 영역 4가 있다. 제1(b)도에서 스크라이빙 영역 4는 설명을 위해 장치영역 2에 비해 특별히 확대하여 나타낸다. 절취선 3(도시안됨)은 이들 스크라이빙 영역내에서 그어진다.
스크라이빙 영역 4에는 소형마크패턴 B와 C가 보이고 있다. 이들은 각종 마스크정렬 또는 각종 검사장비용 표식으로서 사용된다. 이 마크패턴들은 기판 1의 여백공간 E내에 형성될 수도 있다. 그러나 많은 마크들이 기판의 각종 제조공정들과 검사공정에 필요하기때문에 그러한 마크패턴은 통상적으로 스크라이빙 영역 4내에 형성된다. 제조 및 검사공정들이 완료된후 이들 마크패턴들은 절취선 3을 따라 기판을 그어줌으로서 대부분 상실된다.
마크패턴들은 도면에서 4각으로 나타나지만 그들의 형상은 원형, 삼각형, 십자형 또는 기타형일 수 있으며 그들의 사이즈 또한 마크패턴들을 사용하는 목적과 장비에 따라 다르다, 마찬가지로, 다음 설명에서 장치의 형상, 사이즈 및 재료는 단지 설명을 위한 것으로 한정시키기 위한 것이 아니다. 따라서 본 발명의 정신과 범위는 후술되는 실시예들로 국한되지 않는다.
패턴의 식각제거부분의 잔유물들은 제1(b)도에서 마크패턴들 B 또는 C둘레 또는 장치영역 2의 주변둘레에서 발견된다. 우선 이 잔유물들이 어떻게 형성되는가를 반도체장치를 제조하기위해 널리 사용되는 사진석판술 식각공정을 참조하여 간단히 설명한다.
제2도는 각종 패턴들을 형성하기 위한 몇가지 중요단계들을 나타내는 제1(b)도에서 쇄선 AA′를 따라 절단한 반도체기판의 횡단면도이다. 장치영역 2는 폭이 약 100㎛인 스크라이빙 영역에 비해 예를들어 수 ㎟로서 크다, 장치영역 2상에는 IC회로가 형성된다. 제2도에는 장치영역 2의 연부부분만 타나낸다.
제2(a)도는 기판 1의 표면이 상이한 두께를 갖는 실리콘 이산화물층 5와 6으로 피복된 상태를 나타낸다. 예를들어 좀 더 두꺼운 실리콘 이산화물층 5는 전계산화물층 5이며, 얇은층 6은 게이트 산화물층이며 각각의 두께는 예를들어 0.5㎛ 및 500Å일 수도 있다. 예를들어 게이트전극일 수도 있는 전극 7과 마크패턴 B(이후 제1 마크패턴으로 칭함)는 장치영역 2와 스크라이빙 영역 4상에 각각 형성된다. 이들 산화물층들은 산화 및 사진석판술과 같은 종래의 반도체기술에 의해 형성된다. 전극 7과 제1마크패턴 B는 예를들어 폴리실리콘으로부터 제조된다. 이들 기술과 재료들은 모두 종래것이므로 더 이상 설명을 생략한다.
제2(b)도는 기판의 표면이 예를들어 약 1㎛의 포스포실리케이트 글라스(PSG)층 8로 피복된 다음 포토레지스트 피막 9로 피복된 상태를 나타낸다. 포토레지스트 피막 9는 예를들어 접촉구멍들 10의 형성을 위해 패턴되며 또한 스크라이빙 영역 4의 대부분은 새로운 마크패턴 C(이후 제2마크패턴으로 칭함)를 제조하기 위한 부분을 남기고 노출된다. 이 단계에서, 제1마크패턴 B는 접촉구멍 10은 형성하기 위한 포토마스크를 정렬시키기 위해 사용된다. 그렇게함으로써 예를들어 접촉구멍들 10과 게이트전극 7은 서로간에 그들의 위치가 정렬된다. 이 패턴들을 남기고 포토레지스트 피막 9가 제거된다.
제2(c)도는 포토레지스트 피막 9로부터 노출되는 PSG층 8과 실리콘 이산화물층 6이 접촉구멍 10을 개방시키도록 시각 제거되고 또한 포토레지스트 피막이 제거된 상태를 나타낸다. 이 단계에서 제2마크패턴 C는 PSG에 의해 형성된다. 이 단계에서 사용되는 식각법은 프라즈마 반응식각을 포함하는 화학식각 또는 건식식각과 같은 어떠한 종류일 수도 있으며, 제1마크패턴 B둘레에는 PSG의 잔유물 11이 남아 있음을 알 수 있다. 다른 한편 장치영역 2의 연부 또는 구멍 10에서 잔유물은 나타나지 않는다.
이는 다음과 같이 설명된다. 제2(b)도를 다시 참조하면 PSG층의 두께방향을 향해 PSG층 8의 표면으로부터 식각이 진행한다. 식각이 PSG층 8의 바닥까지 도달하면, 실리콘 이산화물층 6과 폴리실리콘 마크패턴 B의 상부가 나타난다. 과식각을 피하기 위해, 식각공정은 이 시점에서 정지된다. 그리고 식각제가 실리콘 이산화물층 6을 식각하기 위한 화학물질로 바뀐다. 그러나, 도면에 나타낸 바와 같이 PSG층 8의 두께는 마크패턴 B둘레가 두꺼우므로 PSG의 잔유물 11이 남는다. 그러한 잔유물들은 등방성 식각이 사용될때 보다 이방성 식각법이 적용될때 증가될 가능성이 더 많다. 왜냐하면 이방성 식각은 주로 수직(종)방향으로 식각되는 반면, 등방성 식각은 종횡 양방향으로 식각되기 때문이다.
제2(d)도는 예를들어 약 1㎛의 알미늄층 12가 기판위에 형성된 다음 알미늄층 12위의 포토레지스트 피막 13이 배선을 위해 패턴될때의 상태를 나타낸다. 제2(d)도는 포토레지스트 피막 13이 제거된후 배선패턴이 남아 있는 상태를 나타낸다. 이 단계에서, 배선패턴을 위한 마스크의 정렬은 예를들어 제2마크패턴 C를 사용하여 행한다.
제2(e)도는 알미늄층 12가 배선패턴을 남기고 식각된 다음 포토레지스트 피막 13이 제거된 상태를 나타낸다. 여기서 다시 알미늄층의 잔유물 14가 나타난다. 이 단계에서 알미늄층의 잔유물 14는 마크패턴 B와 C 둘레에 뿐만 아니라 장치영역 2의 연부에 나타나는 것이 주목된다. 이들 잔유물의 출현에 대한 이유는 상술한 PSG잔유물의 것들과 비슷하다. 제2(e)도에서 수직선 15는 장치영역 2의 연부 즉, 칩패턴의 여부를 나타낸다. 장치영역은 마크패턴들보다 휠씬 크기때문에 잔유물의 출현기회는 마크패턴들 둘레의 것보다 휠씬 높다.
상기 설명에서, 잔유물의 출현은 PSG와 알미늄층의 패턴닝공정을 참조하여 설명했으나 실용상 여러 종류의 재료들을 각종 패턴용으로 사용할 수 있으므로 여러종류의 잔유물이 여러 식각 공정에서 나타날 수 있다.
그러한 잔유물은 완전히 제거되야 한다. 그러나, 그들을 완전히 식각 제거하기가 극히 어렵다. 또한 식각의 이방성 특성은 그러한 잔유물들의 발생을 증가시킨다. 그러나, 그러한 잔유물들은 아주 작은 것들로서 1㎛ 이하이므로 간과하기 쉽다. 이 잔유물을 제거하기위해 식각을 너무 강하게 하면 과식각이 된다. 그러나, 최근에 장치의 패턴이 미세해짐에 따라 식각조절이 아주 까다로워 과식각이 되어 좋지 못하다. 비식각 된 잔유물 11과 14는 뒤따르는 여러 공정에 의해 낙하되어 기판의 전표면에 분산되어 오염된 점을 만든다.
이제 제거된 패턴들의 잔유물에 의해 원인이 되는 나쁜 효과가 본 발명에 의해 어떻게 방지될 수 있는가를 제2도의 경우에 대응하는 제3도의 실시예를 참조하여 설명한다. 제3(a)도는 게이트전극과 제1마크패턴 B가 게이트 산화물층 6상에 폴리실리콘에 의해 형성되는 상태를 나타낸다. 게이트전극 7, 게이트 산화물층 6은 장치영역 2의 연부에 형성된 장치의 일부를 나타낸다. 그들은 장치영역 2내에 형성되는 회로의 다른 부분들일 수도 있다. 이 실시예에서, 전극 7과 제1마크패턴 B는 모두 폴리실리콘으로 제조된다. 그러나 그들은 다른 재료로도 형성될 수 있다.
제3(b)도는 PSG층 8이 기판위에 증착된 다음 그 위에 피복된 포토레지스트 피막 9가 접촉구멍 10의 부분과 스크라이빙 영역 4의 대부분을 노출시키도록 패턴될때의 상태를 나타낸다. 제2(b)도에 비해 포토레지스트 피막 9는 스크라이빙 영역 4로부터 완전히 제거되지 않는다. 명백하게 포토레지스트 피막 9는 제1마크패턴 B위에 남는다. 물론, 포토레지스트 피막 9는 제2마크패턴 C의 위치에도 남는다. 또한 제1마크패턴 B위의 포토레지스트 피막은 제1마크패턴 B보다 크므로 포토레지스트 피막은 M을 여백으로 하는 M의 양에 의해 제1마크패턴 B둘레에 연장된다. 여백 M의 사이즈는 임계적인 것이 아니나 이웃하는 패턴들과 중첩될 정도로 크지않는한 클수록 좋다. 그러므로, 여백 M은 예를들어 1~10㎛이면 좋다.
PSG층 8과 실리콘 이산화물층 6이 식각 제거된 다음 포토레지스트 피막 9가 제거되면 기판은 제3(c)도에 나타낸 바와 같이 된다. 제2(c)도에 비해 PSG층 8은 제1마크패턴 B위에 강하게 남아 있다. 그들은 더 이상 잔유물이 아니고 그들은 연부덮개 16이다. 연부덮개 16(이후 제1연부덮개로 칭함)은 여백 M에 의해 제1마크패턴 B의 양측상에서 외부를 향해 연장되어 있다. 연부덮개 16과 게이트 산화물층 6간의 접촉영역은 제2도의 PSG11의 잔유물의 것보다 휠씬 더 크다. 그러므로, 연부덮개 16은 게이트 산화물층 6에 그리고 제1마크패턴 B에 단단히 접착된다. 그들은 연속하는 공정에 의해 결코 낙하되지 않으므로 결코 오염된 점을 만들지 않는다.
제3(d)도는 알미늄층 12가 기판위에 형성된 다음, 포토레지스트 피막 13이 그 위에 도포되어 패턴될때의 상태를 나타낸다. 제2(d)도에 비해 포토레지스트 피막 13은 스크라이빙 영역 4로부터 완전히 제거되지 않고 마크패턴들 B와 C의 외측상에 여백 M이 남아 있다. 이 단계에서 포토레지스트 13은 여백공간 M으로 장치영역 2의 연부 15의 양측상에 남아 있다. 이들 여백들 M의 사이즈는 반드시 서로 동일할 필요는 없다. 전술한 바와 같이 이들 여백 M의 사이즈는 그들이 인접한 패턴들과 중첩되지 않는한 클 수 있으며 또한 여백 M은 예를들어 1~10㎛일 수 있다.
알미늄층 12가 예를들어 식각가스로서 염화붕소(BC13)를 사용하여 반응이온 식각(RIE)에 의해 식각 제거된 다음 포토레지스트가 제거되면 기판은 제3(e)도에 나타낸 바와 같이 된다. 제2(e)도에 비해 알미늄 피막 12는 마크패턴들 B, C위와 둘레에 그리고 장치영역의 연부 15의 양측상에 여백 M으로 끈질기게 남아 있다. 이러한 끈질기게 남아 있는 알미늄층은 제2연부덮개 17이 된다. 물론, 여백 M의 사이즈는 반드시 서로 동일한 필요는 없다. 이들 제2연부덮개 17의 효과는 제1연부덮개 16의 것과 동일하다. 그러므로, 식각 제거된 패턴의 잔유물은 나타나지 않으므로, 결국 잔유물에 의해 오염된 반점들이 완전히 방지된다.
상술한 설명에서, 장치영역과 마크패턴들의 모든 연부들은 각 연부덮개들로 피복된다. 본 실시예에서, 이들 연부덮개들은 알미늄 또는 PSG로부터 제조된다. 왜냐하면 그들은 알미늄층 또는 PSG층을 각각 식각함으로서 제조되기 때문이다. 그러나 이들 연부덮개들의 재료는 반도체장치의 제조방법에서 사용되는 재료에 따라 다름은 본 기술분야에서 숙련된 자는 명백히 알 수 있다. 그러므로, 연부덮개의 재료는 금속 또는 절연체일 수도 있다. 또한 제3 및 제4마크패턴들이 있을 경우, 그들의 연부들은 각 연부덮개들로 피목된다. 그러한 방식과 같은 마크패턴이 형성될때마다 마크패턴 및 장치영역의 연부들은 패턴제조후 행하는 추후단계에서 각각의 연부덮개로 피복되며, 또한 연부피복을 제조하기 위한 재료는 추후단계에서 사용되는 재료들 중 하나임을 이해할 수 있을 것이다.
제3도의 제1실시예의 상술한 설명에서, 마크패턴 B는 제1층, 예를들어 폴리실리콘으로 형성된 다음, 제2층, 예를들어 PSG층 8로 코팅된다(제3(e)도 참조). 그러나, 예를들어 마크패턴 B는 제2층, 예를들어 PSG층으로 피복될 수 없는 경우들이 가끔 있다. 그러한 경우는 종종 장치의 설계요건에서 발생되거나 또는 기계 또는 재료선택 제한으로부터 발생한다. 예를들어 제3(b)도에서, 만일 레지스트 피막 9로서 포지티브 포토레지스트를 사용할 필요가 있을 경우, 마크패턴 B위의 레지스트는 그대로 남아 있을 수 없다. 왜냐하면 마스크 정렬단계에서 마크패턴 B를 사용하기 때문에 마크패턴 B가 노출되고 또한 마크패턴 B위의 레지스트가 현상공정에서 세척제거된다. 따라서 연부덮개는 마크패턴 B위에 형성될 수 없다.
본 발명의 제2실시예는 그러한 문제점을 극복하도록 설계된다. 제4(b)~(e)도는 제3(b)~3(e)도의 제1실시예의 단계들에 각각 대응하는 제2실시예의 주요단계들을 나타낸다.
제4(b)도는 제3(b)도에 대응하는 상태를 나타낸다. 전극 7과 제1마크패턴 B는 실리콘 이산화물층 6위에 형성되는 폴리실리콘의 제1층에 의해 형성된다. 제2층, 예를들어 PSG층 8이 기판위에서 전극 7과 제1마크패턴 B를 피복하도록 형성된 다음 그위에 포토레지스트 피막 9가 도포된 다음 패턴된다. 이 제2실시예에서 제4(b)도에 나타낸 바와 같이, 포토레지스트 피막 9는 그것이 제2마크패턴 C를 형성할지라도 제1마크패턴 B를 피복할 수 없다. 왜냐하면 마크패턴 B가 노출되어 있어야 포토마스크가 마크패턴 B에 정렬 될 수 있기때문이다. 그러한 경우는 예를들어 포지티브형 마스크가 사용될때 발생할 수도 있다. 따라서 마크패턴 B위의 포토레지스트는 그것이 현상될때 세척제거된다.
따라서 제4(c)도에 나타낸 바와 같이 PSG층 8과 실리콘 이산화물층 6이 식각 제거되면 잔유물 11이 제1마크패턴 B둘레에 남을 수 있다. 이는 제2(c)도의 경우와 동일하다.
그러나 제4(d)도의 다음 단계에서 마크패턴 B와 잔유물 11은 알미늄층 12에 의해 완전히 피복된다. 그다음 포토레지스트 피막 13이 패턴되어 마크패턴 B, C 및 장치영역의 연부 15위에서 연부덮개를 형성한다. 물론, 적당한 여백 M이 그들의 양쪽에 남아 있다.
알미늄층이 식각 제거되고 또한 포토레지스트 피막이 제거되면 기판은 제4(e)도에 나타낸 바와 같이 된다. 볼 수 있는 바와 같이, 연부덮개들 17′는 모든 패턴들의 연부를 피복하도록 형성된다. 그러므로 제거된 패턴의 잔유물등에 의한 오염이 방지된다.
상기 제2실시예에서 볼 수 있는 바와 같이, 마크패턴 B는 폴리실리콘의 제1층에 의해 제조될 수 있다. PSG의 제2층이 세척 제거됐을지라도 마크패턴 B는 제3층, 예를들어 알미늄층에 의해 피복된다. 각각의 마크패턴 연부는 패턴제조단계후 행하는 적당한 단계들중 하나에서 마크패턴을 덮고 있는 층을 형성하는 각 연부덮개에 의해 피복되어 있으므로 연부덮개는 추후단계에서 사용되는 재료들 중 하나로부터 제조됨을 숙련된 자는 이해할 수 있다. IC제조방법에는 기판위에 층을 형성하는 수많은 단계들이 있다. 그들가운데 연부덮개들을 제조하기 위해 소망하는 재료를 사용하는 바람직한 단계들이 있다. 따라서 연분덮개를 형성하도록 특별한 단계를 추가함이 없이 이들 연부덮개들을 제조하기 위해 적당한 단계들은 선택하는 것은 쉽다.
상기 모든 실시예들에서 마크패턴들은 연부덮개에 의해 완전히 피복되는 것으로 생각했지만 그것은 항상 마크패턴의 전체를 덮을 필요는 없다. 제5도는 마크패턴이 연부덮개에 의해 완전히 덮히지 않은 예를 나타낸다. 제5(a)도는 횡단면도이고, 제5(b)도는 그러한 마크패턴의 전체도이다.
제5도에서, 마크패턴 22는 기판 21상에 형성되며, 마크패턴 22는 예를들어 폴리실리콘에 의해 형성된다. 이 실시예에서 제1연부덮개 23은 실리콘 이산화물 (SiO2)로 제조된다. 왜냐하면 패턴 22를 덮고 있는 제2층은 SiO2층이었기 때문이다. 연부덮개 23은 마크패턴 22를 완전히 덮지 못하며, 마크패턴 22는 연부덮개 23으로부터 그의 중심부를 노출시킨다. 또한 본 실시예에서, 마크패턴은 제2연부덮개를 형성하도록 패턴되는 알미늄층 24로 피복된다. 그러한 패턴을 제조하기 위한 방법은 전술한 두 실시예들로부터 숙련된 자에 의해 쉽게 알 수 있다. 따라서 더 이상의 설명은 생략한다.
또한 제2연부덮개는 제2연부덮개 이전에 형성되는 제1연부덮개를 덮고 있음이 명백하다. 그러한 방식과 같이, 각 연부덮개는 다른 패턴연부들을 덮기위한 추후단계들내에 형성되는 연부덮개들을 승계함으로서 피복된다.
상술한 본 발명의 제조방법을 적용하면, 반도체 제조방법에 종종 나타내는 오염된 반점들이 회피되며, 또한 IC제조의 수율이 증가 및 안정화된다.

Claims (9)

  1. 반도체장치들을 포함하는 다수의 장치영역들(2)과 상기 장치영역들 각각을 분리하기 위한 스크라이빙 영역(4)을 반도체기판(1)상에 형성하기 위한 공정을 포함하는 반도체장치의 제조방법에 있어서, 상기 스크라이빙 영역(4)내에 다수의 마크패턴들(B, C)중 적어도 하나를 형성하기 위한 제1공정과, 그리고 상기 제1공정후에 수행되는 공정으로서 상기 다수의 마크패턴들(B, C)과 상기 장치영역들(2)중 적어도 하나에 대한 연부덮개(16, 17, 17′)를 형성하는 단계들을 포함하는 제2공정으로 구성되며, 상기 연부덮개들 각각은 최소한 마크패턴 또는 장치영역의 주변부분을 덮고 있으며, 상기 마크패턴 또는 장치영역의 연부위에서 스크라이빙 영역을 향해 연장되어 있으며, 또한 상기 기판과 접촉하고 있는 것이 특징인 패턴 오염으로부터 보호되는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제1공정과 제2공정들은 상기 마크패턴들(B,C)과 상기 장치영역들(2) 모두가 연부덮개들을 구비할때까지 반복되는 것이 특징인 패턴 오염으로부터 보호되는 반도체장치의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1공정은 : 상기 기판(1) 위에 제1층(POLY si 또는 8)을 형성하기 위한(1-a)단계와, 상기 제1층을 패턴닝함으로서 제1마크패턴들(B 또는 C)중 적어도 하나를 형성 하기 위한 (1-b)단계를 포함하며, 그리고 상기 제2공정은 : 상기 기판위에 제2층(8 또는 12)을 형성하기 위한 (2-a)단계와, 상기 제2층을 패턴닝함으로서 상기 제1마크패턴들(B 또는 C) 또는 장치영역들(2)중 적어도 하나에 대해 연부덮개(16, 17, 17′)를 형성하기 위한 (2-b)단계를 포함하는 것이 특징인 패턴 오염으로부터 보호되는 반도체장치의 제조방법.
  4. 제3항에 있어서, 상기 단계들 (1-a), (1-b), (2-a)및 (2-b)은 상기 장치영역들을 형성하기 위한 단계들 중 하나에 각각 공통인 것이 특징인 패턴 오염으로부터 보호되는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 연부덮개(16, 17, 17′) 각각은 마크패턴들(B,C) 또는 장치영역들(2)의 연부의 양쪽상에서 약 1~10㎛ 정도 연장되어 덮고 있는 것이 특징인 패턴 오염으로부터 보호되는 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 연부덮개(16, 17, 17′)는 이방성 식각법에 의해 패턴되는 것이 특징인 패턴 오염으로부터 보호되는 반도체장치의 제조방법.
  7. 반도체 소자장치 또는 반도체 회로가 형성되는 장치영역(2)을 갖는 반도체장치에 있어서, 상기 반도체장치는 상기 장치영역의 주변영역을 덮고 있고, 외향으로 연장되어 있으며, 또한 상기 장치영역이 형성되는 기판에 접촉되어 있는 층을 구성하는 연부덮개(17, 17′)를 포함하는 것이 특징인 패턴 오염으로부터 보호되는 반도체장치.
  8. 제7항에 있어서, 상기 연부덮개(17, 17′)는 상기 장치영역(2)의 연부(15)로부터 내외측으로 약 1~10㎛정도 연장(M)되어 있는 것이 특징인 패턴 오염으로부터 보호되는 반도체장치.
  9. 스크라이빙 영역(4)에 의해 각각 분리되는 연부(15)에 계단이 형성된 장치영역들(2)을 갖고 있는 반도체 기판을 제공하는 단계와, 장치영역들(2)과 스크라이빙 영역(4)상에 피막(12)을 형성하는 단계와, 그리고 반도체장치의 일부를 형성하도록 이방성 식각에 의해 상기 피막(12)을 패턴닝하여, 상기 피막을 식각 제거하는 단계를 포함함으로서 그에 의해 상기 피막은 상기 연부(15)상에 그대로 남아 장치영역 (2)과 스크라이빙 영역(4)을 향해 연장되어 있는 것이 특징인 패턴 오염으로부터 보호되는 반도체장치의 제조방법.
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