KR100293378B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

수율이 향상된 반도체 장치의 제조방법이 개시되어 있다. 반도체 장치는 고집적된 소자가 형성되는 셀영역 및 상기 셀영역이 아니면서 이의 제조에 있어서 보조 역할을 하는 비셀영역을 포함한다. 먼저, 셀영역과 비셀영역에 도전성 물질을 도포하여 도전층을 형성한다. 셀영역에 도전성 패턴을 형성하면서, 상기 비셀영역의 도전층을 제거할 수 있도록 상기 도전층의 상부에 식각 마스크 패턴을 형성하고, 이를 이용하여 도전층을 식각함으로써 도전성 패턴을 형성한다. 이후 식각 마스크 패턴을 제거하도록 한다. 이후 수행되는 이온에 의한 플라즈마 식각 공정에 의해 접지되지 않은 독립패턴이 노출되지 않기 때문에 이로 인한 아킹의 발생이 방지된다.

Description

반도체 장치의 제조방법 {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 더욱 상세하게는 비셀영역의 공정 조건을 개선함으로써 셀영역에 형성되는 소자의 불량 발생률을 줄이고 수율을 높일 수 있는 반도체 장치의 제조방법에 관한 것이다.
반도체 장치를 제조하기 위한 소자의 형성 공정에 있어서, 고집적된 원하는 칩이 얻어지는 셀영역(cell array region)을 얻기 위해서는 이와 별도로 여러 가지 비셀영역(non-cell region)에 대한 공정의 수행이 필요하다. 비셀영역의 예로서는 먼저 얼라인 마크(alignment mark)를 들 수 있다. 반도체 소자의 제조에 다수 회 도입되는 사진 식각 공정에서 회로상의 정확한 위치에 대응되는 포토레지스트 영역에 광을 노광하기 위해서는 마스크와 회로상의 패턴을 정확한 위치에 정렬할 필요가 있는데, 이는 통상 스크라이브 라인, 버려지는 엣지 소자 등에 별도로 형성되는 얼라인 마크에 의해 이루어진다.
이를 좀 더 상세히 살펴보기로 한다. 여러 가지 물질층을 적층하고 패터닝하는 공정을 다수회 수행하여 제조하게 되는 반도체 소자에 있어서는 얻어지는 다수의 물질층을 정확한 위치에 정확한 모양으로 형성하기 위하여 먼저, 하부층의 구조를 이용하여 공정 수행 영역을 결정한 후, 상부층을 형성하게 된다. 즉, 다수회 수행되는 사진 식각 공정에서 정확한 패턴을 얻기 위해서는 각 단계에서 얻어지는 물질층과 포토 마스크를 정확하게 배열한 후 노광시킬 필요가 있다.
그런데, 계속되는 적층에 의해 상부층은 점점 굴곡을 잃어 가게 되고 셀영역상의 회로 패턴이 너무 복잡하여 얻어지는 하부층의 패턴만으로는 정확한 배열이 곤란하게 된다. 이 문제를 해결하기 위하여 웨이퍼의 소정 위치, 예를 들면 스크라이브 라인 상에는 공정의 진행에 따라 형성되는 물질층을 이용하여 다수개의 얼라인 마크가 형성된다. 이와 같은 얼라인 마크는 소자의 형성에 직접적인 관여를 하지는 않지만 공정의 수행을 위한 비셀영역의 회로로서 형성되는 것이다. 상기 얼라인 마크의 제조 방법에 관한 예가 미국 특허 제5,369,050호(issued to Kawai), 5,663,099호(issued to Okave et al.), 5,786,267호(issued to Karguchi et al.) 등에 나타나 있다.
두 번째 비셀영역의 예로서 라트 아이디(lot ID)가 있다. 이는 웨이퍼를 검사한 후 가공에 들어가기 전에, 웨이퍼 상의 적절한 위치에 레이저로 라벨링하는 방식 등에 의해 형성되는데, 보통 각 웨이퍼의 구별을 위해 공정 수행의 한 묶음인 라트별 식별 기호 및 각 웨이퍼 장당 식별 기호를 포함한다. 이러한 라트 아이디는 단순히 식별만을 위해 형성되기도 하지만 필요에 따라 이 영역을 얼라인 마크로 이용하기도 한다. 라트 아이디 또한 공정이 진행되면서 여러 가지 물질에 의해 덮이게 된다.
비셀영역의 세 번째 예로서, 웨이퍼의 엣지 부분에 소자 단위의 크기를 갖지 못하여 남게 되는 엣지 소자가 있다. 이는 웨이퍼가 정방형이 아니라 원형이기 때문에 생기며 엣지를 따라 다수 개 얻어지는데, 이러한 엣지 소자에는 반도체 소자가 형성되지 않고 공정이 수행됨에 따라 다수의 층이 단순히 적층된 구조를 갖게 된다. 이 영역에도 주로 얼라인 마크가 형성된다.
상술한 여러 가지 비셀영역 상에는 셀영역상에 각 단위 공정의 수행시 적층하는 물질이 그대로 적층되어 셀영역에서와 동일한 순서대로 적층된 물질층을 갖게 된다. 그런데, 이들 물질층에는 셀영역과는 다르게 하부 실리콘 기판과 접지되지 않은 도전성의 독립 패턴이 형성된다. 따라서 이후 이온성 플라즈마(ion assisted plasma)를 이용한 건식 식각 공정(dry etching)의 수행시 상기 독립 패턴중에서 접지되지 않은 도전층이 노출되는 경우가 있다. 이 경우, 이온이나 플라즈마가 이러한 독립 패턴에 의해 충전(charging) 되었다가 임계점에 다다르거나 식각 플라즈마가 흔들리면 순간적으로 방전(discharging) 되면서 아킹(arcing) 현상이 나타나게 된다. 아킹이 발생된 영역에서는 아킹 발생 대상이 되는 막이 녹아내리거나 주변의 막이 무작위로 뜯겨져 나가게 되고 이를 포함하는 웨이퍼는 아킹으로 인해 손상을 받아서 공정중인 웨이퍼의 전체 수율을 0%로 만들거나 형성된 얼라인 마크에 손상을 주어 이후의 사진 식각 공정에서 마스크와 셀영역을 제대로 배열시키지 못하여 수율을 낮춘다는 문제가 있다.
이러한 아킹 현상에 대하여 얼라인 마크를 예로 하여 좀 더 상세히 살펴보기로 한다. 도 1은 종래의 일 방법에 따라 형성된 얼라인 마크(AM)의 구조를 나타내는 단면도이다. 실리콘 기판(10)의 상부에는 폴리실리콘(12a) 및 텅스텐 실리사이드(WSi; 12b)로 형성된 독립 패턴인 게이트 전극 물질층(12)이 형성되어 있다. 게이트 전극 물질층(12)의 상부에는 고온 열산화막인 제1 산화막(13) 및 제1 절연막인 USG(undoped silicate glass)층(14)이 차례로 형성되어 있고 이의 상부에는 폴리실리콘층(15a)과 텅스텐 실리사이드층(15b)으로 이루어진 비트 라인 물질층(15)이 형성되어 있다. BPSG(borophosphosilicate glass) 층간 절연막인 제2 절연막(16)이 형성되어 있고 이의 상부에는 고온 열산화막인 제2 산화막(17)이 형성되어 있다.
다수의 물질이 이러한 방식으로 적층되어 얼라인 마크(AM)가 형성되는 경우는, 셀영역에서 다음과 같은 방식으로 소자가 형성되는 경우를 의미한다. 즉, 기판상에 게이트 전극을 형성한 후, 이를 전기적으로 절연시킨다. 이후 기판상의 불순물 도핑 영역, 예컨대 드레인 영역과 접속되는 비트라인을 형성하고 기판 전면에 절연물질을 도포하여 상기 비트라인을 전기적으로 절연시킨다. 이어서 상기 절연물질을 부분적으로 제거하여 기판상의 불순물 도핑 영역, 예컨대 소오스 영역과 전기적으로 접속하기 위한 영역을 노출시키는 콘택홀을 형성한 다음, 스토리지 노드를 상기 절연물질상에 형성하여 상기 콘택홀을 통하여 소오스 영역과 스토리지 노드가 접속되도록 하는 구조의 소자를 형성하기 위한 것이다.
상기 도 1은, 제2 산화막(17)의 상부에 콘택홀을 형성하기 위하여 포토레지스트를 도포한 후 식각할 부분을 개구하여 포토레지스트 패턴(18)을 형성한 단계의 구조를 나타낸 것이다. 이후 단계에서는 포토레지스트가 개구된 부분을 기판의 상부까지 제거하여 콘택홀을 형성하게 되는데, 이와 동시에 얼라인 마크 영역에서도 다음 공정에서의 얼라인을 위하여 얼라인 마크를 형성하기 위한 식각 공정을 수행하게 된다. 그런데, 셀영역에서와는 달리 상기 얼라인 마크에서 게이트 전극 물질층(12)과 비트 라인 물질층(15)은 기판과 접지되지 않고 독립적으로 형성된 도전성의 패턴이기 때문에 이온의 보조를 받는 건식 플라즈마 식각 공정의 수행시, 이러한 독립 패턴이 노출되면 아킹이 발생될 위험이 있다.
도 2는 도 1의 얼라인 마크 부분을 이온성 플라즈마 식각법에 의해 식각할 때 아킹이 발생한 경우 얻어지는 구조를 나타내는 단면도이다. 도면에서 도면 부호 11은 얼라인 마크 주위의 식각부를 나타낸다. 도면으로부터 알 수 있듯이 아킹이 발생되면 아킹 발생 부분(19)에서와 같이 대상이 되는 막질이 녹아내리거나 막질이 뜯겨져 나가게 되며 일단 아킹발생이 일어난 웨이퍼에 대해서는 수율의 저하가 피할 수 없는 결과로 나타난다.
도 3에는 아킹 발생에 의한 수율 저하의 다른 원인을 나타내었는데, 도 1의 얼라인 마크 부분을 이온성 플라즈마 식각법에 의해 식각할 때 아킹이 발생하여 셀영역에서 콘택홀이 개구되지 않는 경우 얻어지는 구조를 나타내는 단면도이다. 아킹이 식각의 완료후 과식각(overetch)되는 시점에 발생되면 도 2에서와 같은 현상이 나타나서 수율이 저하되는 것으로 판단되며, 아킹이 식각중에 발생되면 도 3에서 식각부(11)가 개구되지 않는 것처럼 소자 형성 영역에서 콘택홀이 개구되지 않아서 수율이 0%로 나타나는 것으로 판단된다. 이러한 불량은 아킹 영역에서 발생되는 열로 인하여 식각율(etching rate)이 저하되어 콘택홀 형성 영역에 대한 식각이 충분히 이루어지지 않아서 발생되는 것으로 생각된다.
상기한 아킹 현상은 어떤 도전층이 노출되느냐에 따라 발생 정도에 차이가 있는데, 본 발명자들에 의한 다수의 실험에 의하면 폴리실리콘/텅스텐 실리사이드로 형성된 비트 라인이 노출되는 경우 가장 심각하게 발생되고, 이후 폴리실리콘으로 형성된 패드 전극, 폴리실리콘/텅스텐 실리사이드로 형성된 게이트 전극의 순서대로 발생 빈도가 낮아지는 경향이 있었다. 또한 이온에 의한 플라즈마 공정에 있어서도 식각 파워가 높으면 아킹 발생률이 더욱 높다는 것을 확인할 수 있었다.
비셀영역의 다른 예인 라트 아이디는 상술한 바와 같이 웨이퍼를 검사한 후 이의 가공에 들어가기 전에, 웨이퍼 상의 적절한 위치에 레이저로 라벨링하는 방식 등에 의해 제조하게 된다. 그런데, 공정이 진행되면서 상기 라트 아이디는 여러 가지 물질에 의해 덮이게 되며 실무적으로 이는 얼라인 마크로 이용하는 경우가 많으며 필요에 따라 상부에 형성되는 물질층을 공정의 진행에 따라 지속적으로 제거하기도 한다.
이러한 라트 아이디의 상부에 예컨대, 비트 라인, BPSG 층간 절연막 및 고온 열산화막을 형성한 후, 포토레지스트 패턴을 형성하고 콘택홀을 형성하기 위하여 이온성 플라즈마 식각 공정을 수행하는 단계에서, 상기 라트 아이디의 노출을 위해 이의 상부에 형성된 상기 고온 열산화막, BPSG 층간 절연막 및 비트 라인도 식각하는 경우가 있다. 이 때도 얼라인 마크에서와 유사하게 라트 아이디 상부의 비트 라인은 기판과 접지되지 않은 독립 패턴이기 때문에 아킹 발생의 원인이 될 수 있다.
도 4는 웨이퍼에서 라트 아이디 및 엣지 소자의 위치를 보여주기 위한 도면이다. 라트 아이디(5)는 웨이퍼(1)상의 적절한 위치에 형성된다.
이러한 아킹 발생의 또 다른 원인이 되는 영역이 웨이퍼 엣지 소자 영역이다. 도 5에는 종래의 다른 실시예에 따라 형성된 웨이퍼 엣지 부분의 단면도를 나타내었다. 이는 도 1과 비교할 때 산화막의 구조가 생략되고 간략화된 도면이다.
먼저, 이의 구조를 개략적으로 살펴보면 다음과 같다. 실리콘 기판(20)의 상부에는 게이트 전극 물질층(22)이 형성되어 있고 이의 상부에는 제1 절연막(23), 비트 라인 물질층(25), 제2 절연막(27) 및 포토레지스트 패턴(28)이 차례로 적층되어 있다. 이후 수행될 단계는 콘택홀 개구를 위한 이온성 플라즈마 식각 공정이다. 웨이퍼의 모양이 원형이기 때문에 이의 엣지 부분은 완전한 소자 모양을 형성할 수가 없어서 셀영역에서 소자 형성이 끝난 후에는 가장자리를 따라 버려지게 된다. 따라서, 웨이퍼의 엣지 부분에서는 셀영역에서와 같은 반도체 공정이 수행되지 않고 얼라인 마크로 이용되거나 단순히 각 물질층이 적층된 구조로 형성된다. 도 4에 엣지 소자(4)의 위치를 나타내었다. 엣지 소자를 얼라인 마크로서 이용하는 경우, 상기한 얼라인 마크에서 나타나는 원인에 의한 아킹 발생의 문제 이외에 엣지 부분이기 때문에 추가로 발생되는 문제가 있다.
공정의 진행에 따라 다수 회 수행되는 각 사진 식각 공정에서는 웨이퍼의 전면에 포토레지스트를 도포하여 웨이퍼의 상부에 포토레지스트층을 형성하는 단계가 있다. 포토레지스트는 주로 유기 물질로 이루어져 있는 유동성 물질이기 때문에 웨이퍼의 상부 뿐 아니라 옆면(20a)으로도 흘러 내려서 원하지 않는 옆면 포토레지스트층을 형성하게 된다. 웨이퍼의 옆면(20a)과 이의 홀딩 장비와는 약 0.25 ∼ 0.3mm 정도의 간격이 있지만 옆면(20a)에 형성되는 포토레지스트층은 이보다 더 두껍기 때문에 건조후 입자상으로 분리되어 장비내를 부유하게 되므로 불량 발생의 원인이 된다. 이로 인하여 웨이퍼의 엣지 부분은 별도로 노광(EEW; edge exposure wafer)되고 신나 등을 사용하여 옆면 세정(side rinse)을 위한 세정을 수행하게 된다. 그런데, 웨이퍼의 옆면에 형성된 포토레지스트층을 제거하기 위한 노광시, 웨이퍼의 상면도 엣지로부터 일정 간격만큼 들어가서 노광되고 이후의 옆면 포토레지스트층 제거를 위한 세정시 상면의 엣지 부분도 어느 정도는 제거되는 것이다.
상기 엣지 부분의 포토레지스트층 제거 이후 예컨대, 도 5에 나타난 단계에서와 같이 콘택홀을 형성할 곳의 포토레지스트층을 제거하여 얻어지는 포토레지스트 패턴(28)은 엣지 부분으로부터 소정 간격만큼 들어간 위치로부터 형성된다.
이후, 콘택홀 형성을 위한 이온성 플라즈마 식각 공정을 수행하면 이와 동시에 포토레지스트 패턴으로 덮인 하부막을 제외하고 노출된 부분이 제거된다. 예컨대, 도 5에 나타난 바와 같은 종래의 웨이퍼 엣지 부분에서는 점선으로 나타낸 식각 라인(21)의 바깥쪽에 형성된 하부막은 모두 제거된다. 이 때, 비트 라인 물질층(25)이나 게이트 전극 물질층(22)과 같이 접지되지 않은 도전성 독립패턴이 점선의 바깥쪽까지 연장되어 있으면 식각중에 이온성 플라즈마에 노출된다. 이 경우, 식각중이나, 과식각시 이들 독립 패턴에서 아킹이 발생될 위험이 매우 높다는 것을 알 수 있다.
셀영역을 제조하기 위한 비셀영역 공정에서는 상술한 바와 같이 접지되지 않은 독립패턴의 형성으로 인하여 아킹이 발생되는 문제가 있어서 이를 방지하는 것이 셀영역에 대한 기술 향상 못지 않게 중요한 항목이 되었다.
이에, 본 발명에서는 상기한 바와 같은 종래 기술에서 나타나는 아킹 발생의 문제점을 해결하는 것에 의해 제조 수율을 높이기 위하여 비셀영역에 대한 공정이 개선된 반도체 장치의 제조방법을 제공하고자 한다.
도 1은 종래의 일 실시예에 따라 형성된 얼라인 마크의 구조를 나타내는 단면도이다.
도 2는 도 1의 얼라인 마크 부분을 반응성 이온 식각법에 의해 식각할 때 아킹이 발생한 경우 얻어지는 구조를 나타내는 단면도이다.
도 3은 도 1의 얼라인 마크 부분을 반응성 이온 식각법에 의해 식각할 때 아킹이 발생하여 콘택홀이 개구되지 않은 경우 얻어지는 구조를 나타내는 단면도이다.
도 4는 웨이퍼에서 라트 아이디 및 엣지 소자의 위치를 보여주기 위한 도면이다.
도 5는 종래의 다른 실시예에 따라 형성된 웨이퍼 엣지 소자 영역의 단면도이다.
도 6은 도 1과 동일한 단계에서 형성되는 본 발명의 일 실시예에 따른 얼라인 마크 영역 및 셀영역의 구조를 나타내는 단면도이다.
도 7a 내지 7f는 도 6에 나타난 얼라인 마크 영역을 형성하기 위한 공정의 흐름도이다.
도 8은 본 발명의 다른 실시예에 따라 형성되는 웨이퍼 엣지 소자 영역의 단면도이다.
〈도면의 주요부분에 대한 부호의 설명>
10, 20, 30, 40, 100: 실리콘 기판
12, 22, 32, 42: 게이트 전극 물질층
120: 게이트 전극
150: 비트 라인
15, 25, 35, 45: 비트 라인 물질층
18, 28, 38, 38a, 48, 180: 포토레지스트 패턴
19: 아킹 발생 부분
21, 41: 식각 라인
상기한 본 발명의 목적을 달성하기 위하여 본 발명에서는
고집적된 소자가 형성되는 셀영역(cell array region)과 상기 셀영역이 아니면서 상기 셀영역의 형성에 있어서 보조 역할을 하는 비셀영역(non-cell region)에 도전층을 형성하는 단계;
상기 셀영역에 도전성 패턴을 형성하면서, 상기 비셀영역의 도전층을 제거할 수 있도록 상기 도전층의 상부에 식각 마스크 패턴을 형성하는 단계;
상기 도전층을 식각하여 도전성 패턴을 형성하는 단계; 및
이후 이온성 플라즈마 식각(ion assisted plasma etching) 공정을 수행하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
본 발명의 목적은 또한
고집적된 소자가 형성되는 셀영역(cell array region)의 소정 영역은 노출시키고, 상기 셀영역이 아니면서 상기 셀영역의 형성에 있어서 보조 역할을 수행하는 비셀영역(non-cell region)에 형성되며 접지되지 않은 도전성 패턴은 덮도록 식각 마스크 패턴을 형성하는 단계; 및
상기 식각 마스크 패턴에 의해 노출된 영역을 이온에 의한 플라즈마 식각 공정으로 식각하는 단계를 포함하는 반도체 장치의 제조방법에 의해서도 달성된다.
본 발명에서는 이온성 플라즈마 식각 공정의 수행시 아킹이 발생될 위험이 있는 접지되지 않은 독립 패턴이 플라즈마에 노출되지 않도록 하는 것에 의해 아킹의 발생을 방지한다. 상기한 독립 패턴을 미리 식각하여 제거하거나 이온성 플라즈마 식각 공정을 수행하기 전에 포토레지스트 패턴과 같은 식각 마스크 패턴으로 덮는 것에 의해 아킹의 발생을 방지할 수 있다.
이하, 본 발명을 더욱 상세히 설명하기로 한다.
사진 식각 공정의 수행시 포토 마스크와 상기 셀영역의 정확한 배열을 위하여 형성되는 얼라인 마크 및 각 웨이퍼의 인식과 얼라인 마크로서의 역할을 위하여 형성되는 라트 아이디는 셀영역에 적층되는 여러 가지 물질층이 단순히 적층되고 얼라인을 위해 소정의 패턴이 형성되는 비셀영역이다.
이러한 영역에 형성되는 접지가 안된 도전성 독립패턴은 이후 이온성 플라즈마 식각 공정의 수행시 아킹을 유발할 수 있기 때문에, 셀영역에서 식각에 의해 도전성 패턴을 형성할 때, 상기 비셀영역에서는 식각 마스크 패턴을 개구하여 하부층인 도전층을 제거하여 도전성 독립패턴이 형성되지 않도록 하는 것이다.
도전성 패턴의 예로서는 폴리실리콘 또는 텅스텐 실리사이드로 형성되는 패턴이나 이들 패턴의 복합층 등을 들 수 있다. 이들 도전성 패턴은 구체적으로는 비트 라인, 패드 전극, 게이트 전극등의 역할을 수행한다.
비셀영역에 형성되는 산화막 및/또는 절연막 등은 이후의 식각 단계에서 식각하여 소자 분리 영역이 형성된 기판을 노출시키도록 하여 이후의 사진 식각 공정에서는 소자 분리 영역을 기준으로 하여 얼라인할 수 있도록 하는 것이 바람직하다.
상기 식각 마스크 패턴으로서는 통상 포토레지스트 패턴이 사용되며 특히 포지티브형 포토레지스트 패턴인 것이 바람직하다.
본 발명의 다른 방법에 의하면 셀영역의 소정 영역에 대하여 이온에 의한 플라즈마 식각 공정을 수행하기 위하여 상기 소정 영역은 개구시키고, 웨이퍼의 엣지 영역에 형성되는 엣지 소자 및 각 웨이퍼의 인식을 위하여 형성되는 라트 아이디를 포함하는 비셀영역의 하부에 형성되고 식각 대상이 되는 도전성 패턴은 덮도록 식각 마스크 패턴을 형성하여, 이후 식각 공정시 상기 비셀영역의 하부에 형성된 도전성 패턴이 노출되지 않도록 함으로써 아킹 현상의 발생을 방지하도록 하고 있다.
이온에 의한 플라즈마 식각 공정의 예로서는 반응성 이온 식각법(RIE; reactive ion etching), 자기 강화 반응성 이온 식각법(MERIE; magnetic enhanced reactive ion etching), 열전쌍 플라즈마 식각(TCPE; thermo-coupled plasma etching) 등을 들 수 있다. 이러한 식각 공정중에서도 플라즈마의 출력이 500W 이상, 특히 1500-1700W 범위인 경우에는 아킹 발생의 위험이 매우 높기 때문에 본 발명의 방법이 매우 유용하게 적용될 수 있다.
고출력의 플라즈마가 요구되는 식각 공정으로는 BC(buried contact hole), MC(metal contact hole) 및 DC(direct contact hole)를 포함하는 콘택홀 형성 공정을 들 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명을 구체적인 실시예를 통하여 더욱 상세히 설명하기로 한다. 먼저, 사진 식각 공정의 수행시 필요한 얼라인 마크의 존재에 따른 문제점을 해결한다. 먼저, 사진 식각 공정에 대하여 개략적으로 설명한다.
먼저 기판을 예컨대 100 내지 1000rpm의 속도로 회전시키면서 절연막, 도전성막등 패턴을 형성하고자 하는 막상에 포토레지스트를 도포한 후, 기판을 약 2000 내지 6000rpm으로 고속회전시켜 포토레지스트가 원심력에 의해 방사상으로 퍼지면서 기판 전체에 균일한 두께로 퍼지도록 한다. 이를 건조하여 자외선이나 X선 등의 광을 조사하면 용해도 변화가 일어나게 되는 유기층인 포토레지스트층을 형성한다. 이 포토레지스트층의 상부에 소정 부분만을 선택적으로 노광할 수 있도록 패터닝된 포토 마스크를 개재하여 포토레지스트층에 선택적으로 빛을 조사한 후, 현상하여 용해도가 높은 부분(포지티브형 포토레지스트의 경우 노광된 부분)은 제거하고 용해도가 낮은 부분은 남겨 포토레지스트 패턴을 형성한다. 포토레지스트가 제거된 부분의 하부막을 식각하여 하부막 패턴을 형성하고 이후 남은 포토레지스트를 제거하여 각종 배선, 전극 등에 필요한 패턴을 얻도록 한다.
이와 같은 사진 식각 공정을 사용하면 높은 해상도의 미세한 패턴을 얻을 수 있기 때문에 이는 반도체 소자의 제조에서는 필수적인 공정이다. 이러한 사진 식각 공정중에 마스크를 개재하여 포토레지스트층에 패턴을 전사하기 위해서는 마스크와 포토레지스트층을 정확하게 정렬할 필요가 있는데, 이를 위해 얼라인 마크가 필요한 것이다.
도 6에는 도 1과 동일한 단계에서 형성된 본 발명의 일 실시예에 따른 얼라인 마크 영역을 비셀영역(NC)의 예로서 나타냄과 동시에 비교를 위하여 이러한 구조를 갖도록 형성되는 셀영역(C)의 구조를 함께 나타내었다. 이를 종래의 일 방법에 따라 형성된 얼라인 마크 영역의 구조를 나타내는 도 1과 비교해 보면, 얼라인 마크(AM) 내에 아킹 발생의 원인이 되는 독립 패턴인 게이트 전극 및 비트라인을 포함하여 다수의 막이 형성되지 않은 구조임을 알 수 있다.
즉, 얼라인 마크 영역에서 소자 분리막인 산화막(31)이 형성된 실리콘 기판(30)의 상부에는 BPSG로 이루어진 제2 절연막(36)과 제2 산화막(37)이 형성되어 있으며 이에는 접지되지 않은 도전성 독립패턴이 형성되어 있지 않다는 것을 확인할 수 있다.
이러한 단계에서 셀영역의 구조는 다음과 같다.
소자 분리 영역인 산화막(110)이 형성된 기판(100)의 상부에는 게이트 전극(120)과 제1 산화막(130)으로 이루어진 게이트가 형성되어 있고, 이를 중심으로 불순물 도핑 영역인 소오스 영역(112)과 드레인 영역(114)이 있다. 이후 제1 절연막(140)이 형성되어 있고 이의 상부에는 DC 콘택홀(152)을 통하여 상기 드레인 영역(114)과 접촉되는 비트 라인(150)이 형성되어 있다. 그 다음에는, 절연과 평탄화를 위하여 통상 BPSG로 형성되는 제2 절연막(160)이 있고 제2 산화막(170)이 그 상부에 형성되어 있다. 최상부의 포토레지스트 패턴(180)은 소오스 영역(112)까지 개구되는 콘택홀을 형성하기 위한 식각 마스크 패턴이다.
본 발명의 방법에 의하면 상기 도 6의 오른쪽에 나타난 셀영역(C)의 구조를 갖도록 공정을 수행할 때, 왼쪽에 나타난 비셀영역(NC)의 구조를 갖는 얼라인 마크 영역이 동시에 얻어지는 것이다.
도 6에 나타난 구조를 갖는 얼라인 마크 영역이 얻어지는 방법을 셀영역에서 얻어지는 구조와 비교하여 상세하게 설명하면 다음과 같다. 도 7a 내지 7f에는 도6에 나타난 얼라인 마크 부분을 형성하기 위한 공정의 흐름도이다.
먼저, 셀영역에서는 절연을 위하여 소자 분리된 기판의 상부에 폴리실리콘을 도포하여 폴리실리콘층(32a)을 형성하고 이의 상부에 텅스텐 실리사이드를 도포하여 텅스텐 실리사이드층(32b)을 형성한다. 얻어지는 게이트 전극 물질의 상부에는 제1 산화막(33)이 형성되고 얼라인 마크 영역에서도 상기 세 층이 형성된다 (도 7a).
이후 포토레지스트와 게이트 형성용 마스크를 개재하여 상기 폴리실리콘/텅스텐 실리사이드층 및 제1 산화막, 즉, 게이트 물질층(32)에서 게이트가 형성될 영역은 포토레지스트로 덮고 식각될 영역은 포토레지스트를 제거하여 하부막을 노출시킨다. 이후 SF6 +와 같은 이온성 플라즈마를 이용한 반응성 이온 식각법에 의해 상기 노출된 하부 폴리실리콘/텅스텐 실리사이드층(32) 및 제1 산화막(33)을 제거하고 이후 상부의 포토레지스트 패턴을 제거하는 것에 의해 게이트를 형성함과 동시에 얼라인 마크상에서는 게이트 물질층을 식각하여 식각된 얼라인 마크용 패턴을 얻게 된다.
종래에는 얼라인 마크가 될 영역의 게이트 물질층 부분을 포토레지스트층으로 덮고 주변의 포토레지스트층을 개구함으로써 게이트 식각 공정의 수행시 상기 주변의 게이트 물질층을 제거하는 것에 의해 게이트 물질층으로 형성된 얼라인 마크를 제조하였다. 이는 이후 수행되는 사진 식각 공정에서 마스크와 셀영역의 소자를 정확하게 정렬시키는 역할을 하였다. 그러나 게이트 물질층으로 얻어지는 얼라인 마크에서 게이트 전극 물질층(32)이 이후 이온성 플라즈마 공정의 수행시 아킹발생의 원인이 되기 때문에 본 발명에서는 게이트 형성시 얼라인 마크 영역에서도 이를 식각하여 제거한 것이다 (도 7b).
참고로, 상기 게이트 전극은 기판의 상부에 최초로 형성되는 도전성 막이기 때문에 이를 이온성 플라즈마로 식각하는 경우에는 아킹 현상이 발생되지 않는다.
그런데 이 경우, 이후 사진 식각 공정에서의 정렬이 문제가 되는데, 이 문제는 하부에 형성된 소자 분리막인 산화막(31)을 이용하여 해결할 수 있다. 즉, 638nm 파장의 광을 조사하면 이는 포토레지스트막을 투과하여 하부의 기판(30)이나 소자 분리막(31)에 의해 반사되는데, 기판(30)에 의해 반사되는 광과 산화막(31)에 의해 반사되는 광의 파장이 서로 다르기 때문에 이를 이용하여 정렬할 수 있는 것이다.
이후 공정 순서에 따라 제1 절연막(34)인 USG층이 형성된다 (도 7c). 셀영역에서는 상기 제1 절연막(34)의 상부에 비트 라인(35)을 형성하기 위한 공정이 수행되는데, 먼저, 포토레지스트 패턴(38a)을 이용하여 실리콘 기판상의 불순물 도핑 영역과 통하는 콘택홀을 형성하기 위한 식각 공정을 수행하도록 한다. 이와 동시에, 얼라인 마크 영역의 제1 절연막(34)을 제거하도록 한다 (도 7d).
그 다음에, 셀영역에 비트라인을 형성하기 위하여 폴리실리콘층(35a)과 텅스텐 실리사이드층(35b)을 형성한다 (도 7e). 이와 동시에 형성되는 얼라인 마크 영역의 비트 라인 물질층(35)도 게이트 전극 물질층(32)과 마찬가지로 통상 폴리실리콘/텅스텐 실리사이드로 형성되는데, 이 또한 접지되지 않은 독립패턴이기 때문에 이후의 이온성 플라즈마 식각 공정에 노출되면 아킹 발생의 원인이 된다. 따라서, 얼라인 마크 영역에서는 비트 라인 성분도 제거하게 된다.
즉, 상기 제1 절연막(34) 상부에 폴리실리콘층(35a)과 텅스텐 실리사이드층(35b)을 형성하고, 포토레지스트를 도포한 후 셀영역에서 비트 라인이 될 영역의 포토레지스트는 남겨 두고 나머지는 노광하여 개구시키는 것에 의해 포토레지스트 패턴을 형성하였다(포지티브형 포토레지스트를 사용한 경우). 이 때, 얼라인 마크 영역의 비트 라인 물질층(35)도 개구되도록 하였다. 반응성 이온 식각법에 의한 식각 공정을 수행하여 노출된 영역의 비트 라인 성분은 제거하고 비노출 영역의 비트 라인 성분은 남겨 비트 라인(35)을 형성함과 동시에 얼라인 마크 영역상의 비트 라인 성분은 식각하였다(도 7f). 이 때, 얼라인 마크 영역상의 비트 라인 성분은 기판의 상부에 최초로 형성되는 도전성 독립패턴이기 때문에 아킹의 발생이 없다.
이후 공정 순서에 따라 BPSG로 이루어진 제2 절연막(36) 및 열산화막인 제2 산화막(37)을 형성하도록 한다(도 6). 상기 BPSG 막은 절연과 평탄화를 위한 막이고 제2 산화막은 이후 콘택홀 형성을 위한 사진 식각 공정에서 패터닝과 콘택홀의 형성을 용이하게 하기 위하여 형성되는 막이다.
도면 부호 38로 정의된 포토레지스트 패턴은 셀영역에서는 하부 불순물 도핑 영역, 예컨대 소오스 영역과 스토리지 노드(도시되지 않음)를 전기적으로 연결하기 위하여 필요한 콘택홀을 형성하고 얼라인 마크 영역에서는 하부막을 개구하기 위한 것이다. 이후 이온성 플라즈마 식각 공정을 수행하면 셀영역에서는 콘택홀이 형성되고 얼라인 마크 영역에서는 제2 절연막(36)과 제2 산화막(37)이 제거된다.
이상과 같이 본 발명의 방법에 의하면, 얼라인 마크상에 아킹을 유발하는 도전성 독립패턴은 존재하지 않으면서도 얼라인 마크로서의 역할은 충분히 수행할 수 있게 된다.
웨이퍼의 인식을 위한 라트 아이디가 얼라인 마크로서의 역할도 하는 경우에 대해서는 상기 얼라인 마크에서와 유사한 방법으로 본 발명의 방법을 적용할 수 있을 것이므로 유사한 내용은 생략하고 간략하게 설명하기로 한다.
웨이퍼의 가공에 들어가기 전에, 웨이퍼 상의 적절한 위치에 레이저로 라벨링된 라트 아이디는 공정이 진행되면서 여러 가지 물질에 의해 덮이게 된다.
이러한 라트 아이디는 주로 얼라인 마크로서 이용되며 그렇지 않은 경우에는 이의 상부에 단순히 물질층이 적층된다. 얼라인 마크로서 이용되는 경우에는 상술한 바와 같이 이온성 플라즈마 식각 공정의 수행중에 접지되지 않은 도전성 독립패턴이 노출될 때, 아킹 발생의 원인이 된다. 이 경우에는 얼라인 마크에서와 동일한 방식을 적용하여 셀영역에 대한 공정의 수행중에 라트 아이디 형성 영역에 형성되는 접지되지 않은 도전성 독립패턴을 식각하여 제거하는 것으로 문제를 해결할 수 있다.
그렇지 않고 라트 아이디가 단순히 웨이퍼의 식별만을 위하여 형성되고 물질층이 적층되기만 한 경우에는 이와 같은 방법이 적용될 수 없고 후술하는 방법이 적용될 수도 있다. 이는 비셀영역에 대한 공정의 세 번째 예인 웨이퍼의 엣지 영역에서 발생되는 문제에 준하여 설명할 수 있으므로 웨이퍼의 엣지 영역에 대한 설명을 먼저 하기로 한다. 도 8에는 본 발명의 다른 실시예에 따라 형성된 웨이퍼 엣지 부분의 단면도를 나타내었다.
완전한 소자 형태를 이룰 수 없어서 버려지게 되는 엣지 영역의 소자들은 주로 얼라인 마크 형성 영역으로 이용되는데, 이 때, 발생되는 아킹 문제는 상술한 얼라인 마크 영역에서의 문제 해결 방법에 따라 해결할 수가 있다. 이와 별도로 웨이퍼의 엣지 부분은 얼라인 마크가 가지고 있는 문제와는 다른 문제를 추가로 가지고 있는데, 이의 해결방법을 설명하기로 한다.
도 8에 간략하게 나타낸 바와 같이 엣지 영역에서도 실리콘 기판(40)의 상부에는 게이트 전극 물질층(42)이 형성되어 있고 이의 상부에는 제1 절연막(43), 비트 라인(45), 제2 절연막(47) 및 포토레지스트 패턴(48)이 차례로 적층되어 있다. 도면에서 산화막은 생략되어 있다. 이 또한 도 1 및 도 5에서와 동일한 단계를 나타내며 이후 수행될 단계는 도 1 및 5에서와 같이 콘택홀 개구를 위한 이온성 플라즈마 식각 공정이다.
도 5와 비교할 때, 제2 절연막(47)까지는 동일한 형태로 형성되어 있다. 종래 기술에서 살펴본 바와 같이 웨이퍼의 옆면(40a)에 형성되는 포토레지스트층으로 인한 불량 문제를 해결하기 위하여 엣지 부분을 별도로 노광하고 신나 등을 사용하여 세정하는 것에 의해 엣지로부터 일정 간격만큼 들어가도록 포토레지스트 패턴이 형성되어 있다. 그러나, 도 5에서와는 달리 이후 단계에서 수행될 이온성 플라즈마 식각 공정중에 하부막 중에서 접지되지 않은 도전성 독립패턴인 게이트 전극 물질층(42) 및/또는 비트 라인 물질층(45)이 플라즈마에 노출되지 않도록 하기 위하여 포토레지스트 패턴(48)이 상기 독립패턴을 충분히 커버하도록 형성되어 있다.
예컨대, 각 층에 있어서 엣지로부터의 거리를 도 8에서는 다음과 같이 되도록 구성하였다. 게이트 전극 물질층(42)에서는 엣지로부터의 거리가 d1= 3.0mm, 제1 절연막(43)에서는 엣지로부터의 거리가 d2= 2.0mm, 비트 라인 물질층(45)에서는 엣지로부터의 거리가 d3= 2.5mm, 제2 절연막(47)에서는 엣지로부터의 거리가 d4= 1.8mm 이고 포토레지스트 패턴(48)에서는 엣지로부터의 거리가 d5= 1.5-2.0mm 이다. 즉, 엣지로부터 각 도전성 독립패턴까지의 거리가 포토레지스트 패턴(48)까지의 거리보다 길도록 각 패턴이 형성된 것이다. 따라서 포토레지스트 패턴(48)의 최외곽선인 식각 라인(41)을 따라 식각이 수행되면 도전성 독립패턴이 이온성 플라즈마에 노출되지 않는 것이다. 도 8에 나타난 구조는 예를 위하여 도시한 것이지, 본 발명이 이로만 한정되는 것은 아니다. 즉, 엣지로부터의 거리에 특별한 제한없이 하부의 도전성 독립패턴이 이온성 플라즈마에 노출되지 않도록 충분히 하부막을 덮도록 포토레지스트 패턴을 형성하기만 하면 되는 것이다.
종래에는 엣지 부분에서 노출되는 도전성 독립패턴에 의한 아킹 문제를 인식하지 못했기 때문에 이온성 플라즈마 식각 공정의 수행을 위한 포토레지스트 패턴이 별다른 주의없이 하부 도전성 독립패턴을 덮도록 형성되기도 하고 이것이 노출되도록 형성되기도 하였다. 그러나, 본 발명의 방법에 의하면 엣지로부터 문제가 되는 각 층까지의 거리를 정확하게 계산하여 각 층을 형성하는 것에 의해 엣지 부분에 의한 아킹 발생의 가능성을 완전히 배제할 수 있게 되었다.
웨이퍼의 인식만을 위하여 형성되는 라트 아이디의 경우에도 상기 엣지 영역에서와 같이 공정의 진행에 따라 단순히 물질층이 적층되기만 하는 구조로 얻어진다. 각 단계에서 라트 아이디 영역에 형성되는 물질층을 제거할 수도 있겠으나 이러한 물질층이 적층되더라도 라트 아이디는 인식이 가능하기 때문에 반드시 제거하거나 남겨두어야 할 필요는 없다. 따라서, 실무적으로는 공정의 편의에 따르도록 한다.
어떻든, 라트 아이디의 상부에 어떠한 물질층이 형성되어 있든지 이온성 플라즈마 식각 공정의 수행전에 이를 식각 마스크 패턴으로 덮으면 아킹 발생의 문제는 해결되기 때문에 특별한 이유가 없는 한 라트 아이디 영역은 식각전 식각 마스크 패턴으로 덮는 것이 공정의 진행상 용이하다.
결국, 아킹 발생을 방지하기 위해 라트 아이디 영역은 필요에 따라 공정의 진행중에 도전성 독립 패턴을 제거할 수도 있고, 그대로 두었다가 이온성 플라즈마 식각 공정의 수행전에 포토레지스트로 차단할 수도 있다.
상기한 각 실시예에서는 COB(capacitor over bit line)구조를 갖는 소자를 형성하는 경우를 예로 하고 있으며 접지되지 않은 독립패턴으로서 비트 라인 물질층과 게이트 전극 물질층을 중심으로 설명하고 있다. 또한 이온성 플라즈마 식각 공정으로서 기판상의 불순물 도핑 영역과 스토리지 노드의 접촉을 위한 콘택홀 형성 공정을 예로 하고 있다. 그러나, 이는 어떠한 구조의 소자에서든지 비셀영역상의 접지되지 않은 도전성 독립패턴으로 인하여 발생되는 아킹 현상을 방지하기 위한 본 발명의 사상을 벗어나지 않는 한 다양하게 응용될 수 있음이 물론이다.
예컨대, 상기한 설명에서는 설명의 편의를 위하여 패드 전극 물질층을 형성하기 위한 공정을 생략하고 있으나 이 또한 비셀영역상에서는 접지되지 않은 도전성 독립패턴으로 형성되므로 동일한 방법을 적용하여 이로 인하여 발생되는 아킹 현상을 방지할 수 있다. 또한 다른 구조를 갖는 다양한 소자에 대해서도 각 층이 적층되는 순서가 다를 수 있으며 필요에 따라 특정한 물질층이 생략될 수도 있고 더해질 수도 있을 것이다.
이상과 같이 본 발명에서는 셀영역의 제조를 위한 보조 역할을 수행하는 비셀영역에서의 공정을 개선함으로써 반도체 제조 수율을 향상시키고 있는데, 셀영역에서의 공정 개선도 중요하지만 비셀영역에서의 공정도 매우 중요한 변수로 작용할 수 있음을 알 수 있다.
본 발명에 따른 반도체 장치의 제조방법에서는 비셀영역 중에서 이온성 플라즈마 식각 공정의 수행중에 아킹 발생의 원인이 되는 접지되지 않은 도전성 독립패턴을 각 공정이 진행되는 단계에 미리 식각하여 제거하거나 이온성 플라즈마 식각전에 식각 마스크 패턴으로 덮는 것에 의해, 아킹 발생의 문제를 해결하고 있다. 따라서, 아킹 발생의 문제가 해결되면 반도체 장치의 제조 수율이 월등하게 향상되어 비용과 생산성 면에서 좋은 효과를 얻을 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 고집적된 소자가 형성되는 셀영역(cell array region)과 상기 셀영역이 아니면서 상기 셀영역의 형성에 있어서 보조 역할을 하는 비셀영역(non-cell region)에 도전층을 형성하는 단계;
    상기 셀영역에 도전성 패턴을 형성하면서, 상기 비셀영역의 도전층을 제거할 수 있도록 상기 도전층의 상부에 식각 마스크 패턴을 형성하는 단계;
    상기 도전층을 식각하여 도전성 패턴을 형성하는 단계; 및
    상기 셀영역에 패턴을 형성하기 위한 이온성 플라즈마 식각(ion assisted plasma etching) 공정을 수행하는 단계를 포함하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 비셀영역이 사진 식각 공정의 수행시 마스크와 상기 셀영역의 정확한 배열을 위하여 형성되는 얼라인 마크(alignment mark), 각 웨이퍼의 인식과 상기 얼라인 마크로서의 역할을 수행하기 위하여 형성되는 라트 아이디(lot ID) 또는 상기 얼라인 마크와 상기 라트 아이디를 포함하는 영역인 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 도전성 패턴이 폴리실리콘, 텅스텐 실리사이드(WSi) 또는 이들의 복합물로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 도전성 패턴이 비트 라인, 패드 전극 및 게이트 전극으로 구성된 군에서 선택된 적어도 하나의 패턴인 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기 식각 마스크 패턴이 포토레지스트 패턴인 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제5항에 있어서, 상기 포토레지스트 패턴이 포지티브형 포토레지스트 패턴인 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제1항에 있어서, 상기 비셀영역에 형성되는 산화막 및 절연막을 이후의 식각 단계에서 식각함으로써 소자 분리 영역이 형성된 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 고집적된 소자가 형성되는 셀영역(cell array region)의 소정 영역은 노출시키고, 상기 셀영역이 아니면서 상기 셀영역의 형성에 있어서 보조 역할을 수행하는 비셀영역(non-cell region)에 형성되며 접지되지 않은 도전성 패턴은 덮도록 식각 마스크 패턴을 형성하는 단계; 및
    상기 식각 마스크 패턴에 의해 노출된 영역을 이온에 의한 플라즈마 식각 공정으로 식각하는 단계를 포함하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기 비셀영역이 기판의 엣지 영역에 형성되는 엣지 소자, 각 웨이퍼의 인식을 위하여 형성되는 라트 아이디(lot ID) 또는 상기 엣지 소자 및 상기 라트 아이디를 포함하는 영역인 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제8항에 있어서, 상기 도전성 패턴이 폴리실리콘, 텅스텐 실리사이드(WSi) 또는 이들의 복합물로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제8항에 있어서, 상기 도전성 패턴이 비트 라인, 패드 전극 및 게이트 전극으로 이루어진 군에서 선택된 적어도 하나의 패턴인 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제8항에 있어서, 상기 이온에 의한 플라즈마 식각 공정이 반응성 이온 식각법(RIE; reactive ion etching), 자기 강화 반응성 이온 식각법(MERIE; magnetic enhanced reactive ion etching) 또는 열전쌍 플라즈마 식각법(TCPE; thermo coupled plasma etching)에 의해 수행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제8항에 있어서, 상기 이온에 의한 플라즈마 식각 공정시 플라즈마의 출력이 500W 이상인 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제13항에 있어서, 상기 이온에 의한 플라즈마 식각 공정시 플라즈마의 출력이 1500-1700W인 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제8항에 있어서, 상기 이온에 의한 플라즈마 식각 공정이 BC(buried contact hole), MC(metal contact hole) 및 DC(direct contact hole)를 포함하는 콘택홀의 형성 공정인 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제9항에 있어서, 상기 식각 마스크 패턴이 포토레지스트 패턴인 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제16항에 있어서, 기판의 상부에 포토레지스트층을 형성한 후, 기판의 옆면을 포함하는 엣지 부분의 포토레지스트층을 제거하기 위하여 엣지 노광(edge exposure) 및 옆면 세정(side rinse) 하는 공정에 의해, 상기 엣지 소자의 포토레지스트 패턴이 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제17항에 있어서, 상기 기판의 엣지로부터 상기 포토레지스트 패턴까지의 거리가 상기 기판의 엣지로부터 상기 도전성 패턴까지의 거리 보다 짧은 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 고집적된 소자가 형성되는 셀영역(cell array region) 및 상기 셀영역이 아니면서 상기 셀영역의 형성에 있어서 보조 역할을 하는 비셀영역(non-cell region)에 도전층을 형성하는 단계;
    상기 셀영역에 도전성 패턴을 형성하면서, 상기 비셀영역의 도전층을 제거할 수 있도록 상기 도전층의 상부에 포토레지스트 패턴을 형성하는 단계;
    상기 도전층을 식각하는 단계; 및
    이온성 플라즈마 식각 공정을 수행하는 단계를 포함하고,
    상기 비셀영역이 사진 식각 공정의 수행시 마스크와 상기 셀영역의 정확한 배열을 위하여 형성되는 얼라인 마크(alignment mark) 또는 각 웨이퍼의 인식과 상기 얼라인 마크로서의 역할을 위하여 형성되는 라트 아이디(lot ID)이고,
    상기 도전성 패턴이 비트 라인, 패드 전극 및 게이트 전극으로 이루어진 군에서 선택된 적어도 하나이며,
    상기 이온성 플라즈마 식각 공정이 반응성 이온 식각법(RIE; reactive ion etching) 또는 자기 강화 반응성 이온 식각법(MERIE; magnetic enhanced reactive ion etching)인 반도체 장치의 제조방법.
  20. 고집적된 소자가 형성되는 셀영역(cell array region)의 소정 영역은 개구되고, 상기 셀영역이 아니면서 상기 셀영역의 형성에 있어서 보조 역할을 하는 비셀영역(non-cell region)에 형성된 도전성 패턴을 덮도록 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 이용하여 이온에 의한 플라즈마 식각 공정을 수행함으로써 상기 포토레지스트 패턴에 의해 노출된 영역을 식각하는 단계를 포함하고,
    상기 비셀영역이 기판의 엣지 영역에 형성되는 엣지 소자 또는 각 웨이퍼의 인식을 위하여 형성되는 라트 아이디(lot ID)이고,
    상기 도전성 패턴이 비트 라인, 패드 전극 및 게이트 전극으로 이루어진 군에서 선택된 적어도 하나의 패턴이고,
    상기 이온에 의한 플라즈마 식각 공정이 콘택홀 형성을 위한 공정으로서, 반응성 이온 식각법(RIE; reactive ion etching) 또는 자기 강화 반응성 이온 식각법(MERIE; magnetic enhanced reactive ion etching)인 반도체 장치의 제조방법.
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