KR100508889B1 - 안티퓨즈를 생성하는 방법 및 인접한 도전영역의 선택적전기접속을 허용하기 위한 안티퓨즈 - Google Patents

안티퓨즈를 생성하는 방법 및 인접한 도전영역의 선택적전기접속을 허용하기 위한 안티퓨즈 Download PDF

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Abstract

본 발명은 인접한 도전영역(2, 8)이 선택적으로 전기접속될 수 있는 안티퓨즈 및 안티퓨즈구조체를 생성하는 방법에 관한 것이다. 상기 방법은, 제1도전영역(2)에 희생층(3)을 형성하는 단계, 포토리소그래피방법으로 희생층(3)을 패터닝하는 단계, 퓨즈층(5, 6)을 형성하는 단계, 희생층(3)을 제거하는 단계, 비도전층(7)을 형성하는 단계, 비전도층(7)내로 개구부를 도입하는 단계, 및 제2도전영역(8)을 형성하기 위해서 개구부내로 도전재(8)를 도입하는 단계를 포함한다.

Description

안티퓨즈를 생성하는 방법 및 인접한 도전영역의 선택적 전기접속을 허용하기 위한 안티퓨즈{METHOD FOR PRODUCING AN ANTIFUSE AND ANTIFUSE FOR ALLOWING SELECTIVE ELECTRICAL CONNECTION OF NEIGHBOURING CONDUCTIVE ZONES}
본 발명은 안티퓨즈를 생성하는 방법 및 인접한 도전영역의 선택적 전기접속용 안티퓨즈에 관한 것이다.
일반적으로 퓨즈는 특정한, 개별적인 집적회로용 세팅을 실행하기 위해서, 직접회로내에 내장되고 또한 회로의 완성후에 특정한 조치에 의하여 끊어질 수 있는 도전접속부라고 이해된다. 이 경우, 도전접속부는 공급전압이 없어도 그들의 세팅을 유지한다. 즉, 도전접속부는 2개의 접점간의 영구적인 물리적 접속이나 분리가 매우 일반적인 특징이다. 소위 레이저 퓨즈가 가장 일반적이다. 이들 퓨즈는 소정의 세팅에 따라 레이저빔으로 절단될 수 있는 얇은 상호접속부로 형성되고, 그 결과로 도전접속부가 개방된다.
안티퓨즈는 예를 들어 "Application-Specific Integrated Circuits(Ch. 4.1, 1997, Addison Wesley Longman, Inc)"에 개시되어 있다. 안티퓨즈는 종래의 퓨즈와는 정반대이다. 즉, 적절한 조치, 예를 들어 프로그래밍 전류의 인가로 폐쇄될 수 있는 초기 개방스위치로 구성되어 있다. 통상적으로, 안티퓨즈는 2개의 도전접점들 사이에 얇은 절연층을 포함한다. 안티퓨즈는 프로그래밍 전압의 인가후에 도전성을 띄는 절연체에 의하여 스위칭된다.
일반적으로, 집적된 안티퓨즈는 콘택층 또는 상호접속층상에 형성된 유전층과, 상기 유전층상에 놓인 또 다른 콘택영역을 포함한다.
통상적으로, 이러한 안티퓨즈구조는, 전체영역에 걸쳐 유전층을 퇴적한 다음 본질적으로 건식식각(RIE: 반응성 이온에칭)에 의하여 리소그래피공정으로 형성된 퓨즈영역을 제외한 전체영역에 걸쳐 다시 제거되어 생성되므로, 콘택층상에는 유전재료로 이루어진 양각부(island)가 남는다. 이 방법에서는, RIE 공정에 의하여 유전층이 없어진 저부의 상호접속면의 콘택층 또는 상호접속층이 침식을 당하고, 그들 표면은 바람직하지 않은 방식으로 변화된다.
도 1은 안티퓨즈를 생성하는 공정을 도시한 도면;
도 1a는 내지 도 1e는 상이한 공정단계 이후에 본 발명에 따른 반도체구조를 나타낸 단면도; 및
도 2는 도 1에 따른 방법에 의하여 생성된 안티퓨즈를 도식적으로 표현한 도면.
따라서, 본 발명의 목적은 안티퓨즈를 생성하기 위한 개선된 방법을 제공하는 것이다.
상기 목적은 청구항 제1항에 따른 방법에 의하여 달성된다. 또한, 바람직한 실시예가 종속항에 서술된다.
본 발명에 따르면, 인접한 도전영역의 선택적 전기접속용 안티퓨즈는 우선 기판의 비도전영역내에 위치된, 제1도전영역의 표면에 희생층을 도포하여 생성된다. 상기 희생층은 1차로 예를 들어, 포토리소그래피방법으로 패터닝되어, 제1도전영역 위에 윈도우를 생성한다. 퓨즈층은 상기 방식으로 패터닝된 희생층에 형성된다. 상기 퓨즈층은 유전층인 것이 바람직하다. 뒤이은 희생층의 제거시에, 후속층은 그 위에 퇴적된 퓨즈층과 함께 제거되어, 희생층안으로 이전에 도입된 윈도우 영역에만 퓨즈층이 남게 된다. 비도전층이 그 위에 형성되고, 상기 층에는 제2도전영역을 형성하기 위해서 도전재료가 도입되는 콘택개구부가 마련된다.
상기 생성방법은 개방도전영역이 침식을 당하고 손상될 수 있는 에칭방법이나 또 다른 유해한 공정에 언제든지 노출되지 않는다는 이점을 가진다. 더욱이, 상기 방법은 표준콘택과 안티퓨즈콘택 모두가 공정순서에 따라 간단한 방법으로 함께 생성될 수 있는 간단한 생성방법으로 이루어져 있다.
특정 실시예에서, 퓨즈층은 유전재료로 형성되고, 또한 콘택층을 가지는 데, 그 콘택층을 매개로 퓨즈층의 유전재와 제2도전영역의 유전재료사이에서 콘택이 만들어진다. 이는 비도전층내로 콘택개구부를 도입하는 단계중에 콘택층이 에칭스톱층으로서 사용될 수 있다는 이점을 가진다. 따라서, 콘택홀의 생성을 위하여 과도하게 긴 에칭공정작업을 하는 경우에는, 제1 및 제2도전영역 사이에 전기접속부가 생성되는 동안 유전층이 에칭되고 따라서, 퓨즈콘택부가 형성되지 않는 상태를 피할 수 있다.
바람직한 실시예에서는, 희생층의 제거는 CMP(화학 기계적 폴리싱)법으로 미리 상기 희생층의 표면에서 퓨즈층을 없애는 것을 더욱 포함한다. 그 결과, 희생층은 퓨즈층을 침식시키지 않도록 에천트가 선택되는 후속의 선택적 에칭공정에 보다 용이하게 접근할 수 있다. 희생층에 위치된 퓨즈층이 CMP법으로 제거되지 않는다면, 퓨즈층 및 희생층을 함께 제거하는 에칭공정 이전에 추가로 마스킹단계를 수행하는 것이 바람직하다. 그 다음, 퓨즈층 및 희생층을 에칭하는 데 에천트가 사용되어야 하기 때문에, 에칭공정에 대하여 제1도전영역상의 퓨즈층을 보호하기 위해서 상기 마스킹단계가 필요하다.
첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도면은 실제 축척이 아니다.
도 1에 도시된 생성방법은 바람직하게는 표준의 평탄기술에 의하여 처리되는 기판재료상에서 수행되며 상기 표준의 평탄기술에서는 전체영역에 걸쳐 웨이퍼표면상에 각각 작용하는 개별공정이 순서대로 수행되고 적절한 마스킹층에 의하여 목표로 하는 방식으로 반도체재료를 국부적으로 변형하게 된다.
사용되는 출발물질(starting material)은 기본적으로 실리콘으로 만들어진 사전처리된 기판웨이퍼(도시되지 않음)가 바람직하며, 그 표면상에 산화층(1)이 위치되고, 그 속에 텅스텐으로 이루어진 도전영역(2, 2')이 도입되며 그 표면은 덮여있지 않다. 희생층(3)은 상기 방식으로 사전처리된 기판의 상기 표면에 형성된다. 희생층(3)은 BPSG, BSG, 폴리실리콘, 비정질실리콘 또는 에칭화학성질에 따라 대응하는 상이한 재료를 포함할 수 있다. 희생층(3)은 포토리소그래피공정으로 패터닝되는 것이 바람직하다. 이 경우, 포토레지스트층(4)은 희생층(3)에 형성되고 포토리소그래피방식으로 패터닝되므로, 안티퓨즈구조체를 형성시키기 위한 도전영역(2, 2')위로는 희생층(3)이 포토레지스트로 덮이지 않는다.
도 1b에 도시된 바와 같이, 이 레지스트층(4)내의 윈도우를 통하여 그 아래의 도전영역(2)의 표면까지 희생층(3)을 제거한다. 그 후, 포토레지스트층(4)은 제거되고, 유전층(5) 및 콘택형성층(6)이 전체영역위에 차례로 형성된다. 유전층(5)은 Si3N4, SiON 또는 SiO2와 같은 유전재로 이루어져 있는 것이 바람직하나 다른 유전재를 사용할 수도 있다. 콘택형성층(6)은 도전성이 있으며, 또한 유전층(5)과의 안정한 접속부를 형성하는 재료로 이루어져 있다.
후속단계(도 1c)에서, 희생층(3)위에 남아있는, 희생층(3)의 표면의 유전층(5) 및 콘택형성층(6)은 CMP법에 의하여 제거된다. 희생층(3)의 사전에 제거된 윈도우내의 층(5, 6)은 남아있다. 따라서, 희생층(3)이 제거되고, 도전영역(2)위의 영역에 유전층(5) 및 콘택형성층(6)이 위치되어 있는 구조를 가진다. 또한, 유전층(5) 및 콘택형성층(6)은 에칭법으로도 제거될 수 있고 그 때에는, 층(5, 6)이 에칭단계에 의하여 제거되지 않도록 하기 위해서 도전영역(2)위의 영역이 마스킹되어야 한다.
도 1d는 희생층(3)의 제거후, 후속하여 산화층(7)을 형성한 후에 생성된 구조를 예시한다. 이 경우, 사용된 재료에 따라 H2SO4/HF-함유용액 또는 동등한 에천트를 사용하여 희생층(3)이 에칭될 수 있다.
도 1e에서 예시된 바와 같이 산화층(7)에서, 포토리소그래피 마스킹 및 후속하는 에칭에 의하여 콘택접속부가 만들어질 곳에 윈도우가 제공되며, 산화층 아래에 위치된 도전영역(2')의 단순한 콘택접속부를 만들 지 또는 안티퓨즈구조체가 형성되도록 할 지에 따라 윈도우가 산화층(7)을 완전히 관통하여 연장되거나 콘택형성층(6)까지 연장된다. 에칭법 또는 에칭공정의 에천트는 안티퓨즈구조의 경우 에칭시간에 의하여 한정되는 방식에 의한 산화층(7)의 에칭스루(etching-through) 후나 콘택형성층(6)에 도달한 후에 에칭공정이 종료되도록 선택된다. 이 경우, 콘택형성층(6)은 에칭스톱층으로 역할하므로, 에칭스루되지 않도록 유전층(5)이 보호된다. 그런 후, 콘택형성층과의 저저항 접속부를 형성하는 도전재, 예를 들어 텅스텐이 콘택형성개구부안으로 도입됨에 따라 생성된다. 이러한 방식으로, 표면으로부터 접근가능한 콘택부(8, 8')가 형성된다.
상술된 일련의 방법으로부터 알 수 있듯이, 하나의 생산방법으로 동시에 표준콘택부(2', 8')와 안티퓨즈콘택부(2, 8)를 둘다 생성할 수 있다. 이 경우, 도전영역(2, 2')은 전체영역위의 희생층(3)에 의하여 우선 보호되고, 그 후에 안티퓨즈구조가 생성될 영역만 노출되어 유전층이 제공된다. 그 결과, 도전영역이 에칭공정에 노출되어 도전영역이 침식을 당하고 손상될 수 있는 상태를 피할 수 있다. 산화층내에 콘택개구부를 도입하고 도전재로 콘택개구부를 채우는 후속공정은 표준콘택부 및 안티퓨즈콘택부의 생성의 경우에 동일하다.
바람직한 생산방법에서, 유전층은 Si3N4로 이루어져 있고 희생층은 H2SO 4/HF-함유용액을 이용하여 습식 화학적 제거법(wet-chemical lift-off method)으로 제거되는 BPSG 또는 BSG로 이루어져 있다. BPSG 또는 BSG인 경우에는 H2SO4/HF-함유용액의 에칭속도는 Si3N4경우보다 현저히 빠르기 때문에, 사실상 유전층(5)의 손상없이 희생층(3)이 제거될 수 있다.
본 발명에 따른 생산방법의 경우, 콘택형성층(6)을 제공할 필요가 없다. 하지만, 상기 층은 도전영역(8)의 콘택형성 개구부용 에칭스톱층으로서 유전층(5)이 에칭스루되지 않게 보호될 수 있어 적절하다. 하지만, 적절한 에칭 화학성을 이용함으로써, 유전층(5) 자체가 이러한 에칭스톱층을 구성할 수 있고, 그 결과 콘택형성층(6)의 사용은 중복되어 불필요하게 됨을 알 수 있다.
도 2는 상술된 방법에 따라 생성된 안티퓨즈를 도식적으로 예시한 도면이다. 상기 도면에는 기판상의 산화층(1)내에 묻힌(embeded) 제2도전영역(2)이 있다. 상기 제1도전영역(2)상에 유전퓨즈층(5)이 위치되어 있고 제1도전영역(2)을 덮고 있다. 정확한 정렬은 필요하지 않다. 퓨즈층(5)위에 콘택형성층(6)이 위치되며, 공정상의 이유로 제공된다. 상기 층은 주로 후속하는 공정단계에서 퓨즈층(2)의 파괴나 손상을 피하는 역할을 한다. 콘택형성층(6)위에는 산화층(7)이 위치되며, 그 층내에 콘택형성층(6)까지 닿는 콘택개구부가 위치되고 그 속으로 도전재(8), 예를 들어, 텅스텐이 도입된다. 어떤 환경하에서는, 도전영역과 접촉하고 있는 또 다른 도전영역이 도전층(2) 아래에 제공될 수도 있음은 물론이다.
상기에는 본 발명의 특징이 서술되어 있으며, 도면 및 청구항은 개별적으로 또한 다양한 구성에 있어서 본 발명의 실현을 위한 여하한의 소정 조합에서도 모두 중요시될 수 있다.

Claims (11)

  1. 인접한 도전영역(2, 8)의 선택적 전기접속용 안티퓨즈를 생성하는 방법에 있어서,
    - 제1도전영역(2)에 희생층(3)을 형성하는 단계;
    - 상기 제1도전영역(2)위의 상기 희생층(3)내에 개구부가 형성되도록 상기 희생층(3)을 패터닝하는 단계;
    - 상기 희생층(3)내의 적어도 개구부의 영역에 퓨즈층(5, 6)을 형성하는 단계;
    - 화학 기계적 연마법(CMP법)으로 희생층(3)의 표면상의 퓨즈층(5, 6)을 제거하는 단계;
    - 상기 희생층(3)을 제거하는 단계;
    - 비도전층(7)을 형성하는 단계;
    - 제1도전영역(2)위의 비전도층(7)내로 개구부를 도입하는 단계;
    - 제2도전영역(8)을 형성하기 위해서 상기 개구부내로 도전재를 도입하는 단계를 특징으로 하는 인접한 도전영역(2, 8)의 선택적 전기접속용 안티퓨즈를 생성하는 방법.
  2. 제1항에 있어서,
    상기 퓨즈층은 유전재료(5)로 형성되는 것을 특징으로 하는 인접한 도전영역(2, 8)의 선택적 전기접속용 안티퓨즈를 생성하는 방법.
  3. 제1항에 있어서,
    상기 퓨즈층은 유전재료로 만들어진 층배열로 형성되는 것을 특징으로 하는 인접한 도전영역(2, 8)의 선택적 전기접속용 안티퓨즈를 생성하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 퓨즈층은 콘택층(6)을 가지는 것을 특징으로 하는 인접한 도전영역(2, 8)의 선택적 전기접속용 안티퓨즈를 생성하는 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 유전층(5)은 Si3N4, SiON 및/또는 SiO2의 그룹 중 1이상의 재료로 형성되는 것을 특징으로 하는 인접한 도전영역(2, 8)의 선택적 전기접속용 안티퓨즈를 생성하는 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 희생층(3)은 BPSG, BSG, Poly-Si, a-Si, Al, Ti, TiN의 그룹 중 1이상의 재료로 형성되는 것을 특징으로 하는 인접한 도전영역(2, 8)의 선택적 전기접속용 안티퓨즈를 생성하는 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 희생층(3)은 H2SO4/HF-함유용액을 사용하여 제거되는 것을 특징으로 하는 인접한 도전영역(2, 8)의 선택적 전기접속용 안티퓨즈를 생성하는 방법.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 도전영역(2, 8) 중 적어도 하나는 텅스텐으로 형성되는 것을 특징으로 하는 인접한 도전영역(2, 8)의 선택적 전기접속용 안티퓨즈를 생성하는 방법.
  9. 제1항 내지 제3항 중 어느 한 항의 방법으로 생성되는 것을 특징으로 하는 안티퓨즈.
  10. 제9항에 따른 안티퓨즈를 갖는 집적회로.
  11. 삭제
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7067896B2 (en) * 2002-11-13 2006-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Microelectronic fabrication having edge passivated bond pad integrated with option selection device access aperture
US8030736B2 (en) * 2009-08-10 2011-10-04 International Business Machines Corporation Fin anti-fuse with reduced programming voltage
CN115811882A (zh) * 2021-09-14 2023-03-17 联华电子股份有限公司 半导体结构

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590527A (ja) * 1991-09-27 1993-04-09 Fujitsu Ltd 半導体装置及びその製造方法
US5449947A (en) * 1993-07-07 1995-09-12 Actel Corporation Read-disturb tolerant metal-to-metal antifuse and fabrication method
US5592016A (en) * 1995-04-14 1997-01-07 Actel Corporation Antifuse with improved antifuse material
US5759876A (en) * 1995-11-01 1998-06-02 United Technologies Corporation Method of making an antifuse structure using a metal cap layer
US5602053A (en) * 1996-04-08 1997-02-11 Chartered Semidconductor Manufacturing Pte, Ltd. Method of making a dual damascene antifuse structure
US5856213A (en) * 1996-07-25 1999-01-05 Vlsi Technology, Inc. Method of fabricating a programmable function system block using two masks and a sacrificial oxide layer between the bottom metal and an amorphous silicon antifuse structure
US5811870A (en) * 1997-05-02 1998-09-22 International Business Machines Corporation Antifuse structure
US5904507A (en) * 1998-02-23 1999-05-18 National Semiconductor Corporation Programmable anti-fuses using laser writing
US6245663B1 (en) * 1998-09-30 2001-06-12 Conexant Systems, Inc. IC interconnect structures and methods for making same
DE10121240C1 (de) * 2001-04-30 2002-06-27 Infineon Technologies Ag Verfahren zur Herstellung für eine integrierte Schaltung, insbesondere eine Anti-Fuse, und entsprechende integrierte Schaltung
TW508788B (en) * 2001-11-12 2002-11-01 United Microelectronics Corp Production method of anti-fuse

Also Published As

Publication number Publication date
EP1314201A1 (de) 2003-05-28
TWI226104B (en) 2005-01-01
US6716678B2 (en) 2004-04-06
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