JPH0590527A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0590527A JPH0590527A JP3249232A JP24923291A JPH0590527A JP H0590527 A JPH0590527 A JP H0590527A JP 3249232 A JP3249232 A JP 3249232A JP 24923291 A JP24923291 A JP 24923291A JP H0590527 A JPH0590527 A JP H0590527A
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- Japan
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- layer
- insulating film
- semiconductor device
- amorphous silicon
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Abstract
(57)【要約】
【目的】アモルファスシリコン層を使用するアンチ・ヒ
ューズ構造を有する半導体装置およびその製造方法に関
し、平坦化に適した半導体装置及びその製造方法の提供
を目的とする。 【構成】アモルファス半導体層を有するアンチ・ヒュー
ズ構造の半導体装置であって、該アモルファス半導体層
はスルーホール内にのみ形成されていることを特徴とす
る半導体装置により解決される。
ューズ構造を有する半導体装置およびその製造方法に関
し、平坦化に適した半導体装置及びその製造方法の提供
を目的とする。 【構成】アモルファス半導体層を有するアンチ・ヒュー
ズ構造の半導体装置であって、該アモルファス半導体層
はスルーホール内にのみ形成されていることを特徴とす
る半導体装置により解決される。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＲＯＭ（プログラマ
ブル・リード・オンリ・メモリ）に関し、特にアモルフ
ァスシリコン層を使用するアンチ・ヒューズ構造を有す
る半導体装置およびその製造方法に関する。
ブル・リード・オンリ・メモリ）に関し、特にアモルフ
ァスシリコン層を使用するアンチ・ヒューズ構造を有す
る半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】図６は、従来例に係るアンチ・ヒューズ
構造を有する半導体装置の断面図である。図において、
２は半導体基板１上に形成された絶縁膜であり、３は該
絶縁膜２上に形成された下側の配線層、４は層間絶縁
膜、５は該層間絶縁膜４に形成されたスルーホール、６
はスルーホール５を介して下側の配線層３の表面に延在
する下側の高融点金属層、７は高融点金属層６の上に形
成されたアモルファスシリコン層、８はアモルファスシ
リコン層７上に形成された上側の高融点金属層、９は高
融点金属層８の上に形成された上側の配線層である。
構造を有する半導体装置の断面図である。図において、
２は半導体基板１上に形成された絶縁膜であり、３は該
絶縁膜２上に形成された下側の配線層、４は層間絶縁
膜、５は該層間絶縁膜４に形成されたスルーホール、６
はスルーホール５を介して下側の配線層３の表面に延在
する下側の高融点金属層、７は高融点金属層６の上に形
成されたアモルファスシリコン層、８はアモルファスシ
リコン層７上に形成された上側の高融点金属層、９は高
融点金属層８の上に形成された上側の配線層である。
【０００３】このように、高抵抗のアモルファスシリコ
ン層を含むアンチ・ヒューズ構造の配線層３と配線層９
との間に１０Ｖ程度の電圧を印加すると、その間のアモ
ルファスシリコン層７の抵抗が１００ＭΩから１５０Ω
程度に低下し、下側の配線層３と上側の配線層９の間を
導通させることができる。
ン層を含むアンチ・ヒューズ構造の配線層３と配線層９
との間に１０Ｖ程度の電圧を印加すると、その間のアモ
ルファスシリコン層７の抵抗が１００ＭΩから１５０Ω
程度に低下し、下側の配線層３と上側の配線層９の間を
導通させることができる。
【０００４】こうして、アンチ・ヒューズ構造を有する
配線間に電圧を印加することにより該配線間を導通させ
ることができるので、所要のＰＲＯＭを簡便につくあげ
ることができる。
配線間に電圧を印加することにより該配線間を導通させ
ることができるので、所要のＰＲＯＭを簡便につくあげ
ることができる。
【０００５】
【発明が解決しようとする課題】ところで、従来例によ
れば、層間絶縁膜４にスルーホール５を形成した後、下
側の高融点金属層６、アモルファスシリコン層７、上側
の高融点金属層８の各層を順次被着し、次いで同一パタ
ーンで各層をパターニングするものであるから、図６に
示すように、これらの層６，７，８は、スルーホール５
内にもスルーホール５外の層間絶縁膜４上にも形成され
ている。
れば、層間絶縁膜４にスルーホール５を形成した後、下
側の高融点金属層６、アモルファスシリコン層７、上側
の高融点金属層８の各層を順次被着し、次いで同一パタ
ーンで各層をパターニングするものであるから、図６に
示すように、これらの層６，７，８は、スルーホール５
内にもスルーホール５外の層間絶縁膜４上にも形成され
ている。
【０００６】すなわち、層間絶縁膜４にスルーホール５
を形成したときの段差は、アンチ・ヒューズ構造の各層
を形成した後も、その段差の大きさはほとんど変わらな
いので、その上に形成される配線層９や更にその上に形
成される絶縁膜の平坦化が難しく、半導体装置の集積化
の妨げとなるという問題がある。
を形成したときの段差は、アンチ・ヒューズ構造の各層
を形成した後も、その段差の大きさはほとんど変わらな
いので、その上に形成される配線層９や更にその上に形
成される絶縁膜の平坦化が難しく、半導体装置の集積化
の妨げとなるという問題がある。
【０００７】本発明は、かかる従来の問題に鑑みて創作
されたものであり、平坦化に適した半導体装置及びその
製造方法の提供を目的とする。
されたものであり、平坦化に適した半導体装置及びその
製造方法の提供を目的とする。
【０００８】
【課題を解決するための手段】上記した課題は、図１
（ａ），図１（ｂ），図１（ｃ）に例示するように、ア
モルファス半導体層を有するアンチ・ヒューズ構造の半
導体装置であって、該アモルファス半導体層はスルーホ
ール内にのみ形成されていることを特徴とする半導体装
置により解決される。
（ａ），図１（ｂ），図１（ｃ）に例示するように、ア
モルファス半導体層を有するアンチ・ヒューズ構造の半
導体装置であって、該アモルファス半導体層はスルーホ
ール内にのみ形成されていることを特徴とする半導体装
置により解決される。
【０００９】また、アモルファス半導体層は、アモルフ
ァスシリコン層であることを特徴とする半導体装置によ
り解決される。なお、図１（ａ），図１（ｂ），図１
（ｃ）において、１０は半導体基板（不図示）上の絶縁
膜、１１は下側の配線層、１２は層間絶縁膜、１３は層
間絶縁膜１２に形成されたスルーホール、１４はアンチ
・ヒューズとしてのアモルファスシリコン層、１５は上
側の配線層であり、１６は下側の高融点金属層、１８，
１９は上側の高融点金属層である。
ァスシリコン層であることを特徴とする半導体装置によ
り解決される。なお、図１（ａ），図１（ｂ），図１
（ｃ）において、１０は半導体基板（不図示）上の絶縁
膜、１１は下側の配線層、１２は層間絶縁膜、１３は層
間絶縁膜１２に形成されたスルーホール、１４はアンチ
・ヒューズとしてのアモルファスシリコン層、１５は上
側の配線層であり、１６は下側の高融点金属層、１８，
１９は上側の高融点金属層である。
【００１０】また、第１の配線層上に絶縁膜を堆積する
工程と、該絶縁膜に前記第１の配線層に達するスルーホ
ールを形成する工程と、アモルファス半導体層を堆積す
る工程と、前記アモルファス半導体層をスルーホール内
にのみ残す工程とを有することを特徴とする半導体装置
の製造方法により解決される。
工程と、該絶縁膜に前記第１の配線層に達するスルーホ
ールを形成する工程と、アモルファス半導体層を堆積す
る工程と、前記アモルファス半導体層をスルーホール内
にのみ残す工程とを有することを特徴とする半導体装置
の製造方法により解決される。
【００１１】このアモルファス半導体層をスルーホール
２５にのみ残す工程は、図２に例示するように、表面研
磨によりスルーホール２５外の絶縁膜２４上のアモルフ
ァ半導体層を選択的に除去することにより行うものであ
ることを特徴とする半導体装置の製造方法により解決さ
れる。
２５にのみ残す工程は、図２に例示するように、表面研
磨によりスルーホール２５外の絶縁膜２４上のアモルフ
ァ半導体層を選択的に除去することにより行うものであ
ることを特徴とする半導体装置の製造方法により解決さ
れる。
【００１２】また、アモルファス半導体層をスルーホー
ル２５にのみ残す工程は、図３に例示するように、レジ
スト３０を全面に塗布した後、リアクティブ・イオン・
エッチング（ＲＩＥ）によるエッチバックにより、スル
ーホール２５外の絶縁膜２４上のアモルファ半導体層を
選択的に除去するものであることを特徴とする半導体装
置の製造方法により解決される。
ル２５にのみ残す工程は、図３に例示するように、レジ
スト３０を全面に塗布した後、リアクティブ・イオン・
エッチング（ＲＩＥ）によるエッチバックにより、スル
ーホール２５外の絶縁膜２４上のアモルファ半導体層を
選択的に除去するものであることを特徴とする半導体装
置の製造方法により解決される。
【００１３】
【作 用】本発明によれば、アモルファス半導体層はス
ルーホール２５内にのみ形成され、層間絶縁膜２４上に
形成されていないので、アンチ・ヒューズ構造を形成し
た後は、少なくともアモルファス半導体層の膜厚分だけ
スルーホールの段差を小さくすることができる。
ルーホール２５内にのみ形成され、層間絶縁膜２４上に
形成されていないので、アンチ・ヒューズ構造を形成し
た後は、少なくともアモルファス半導体層の膜厚分だけ
スルーホールの段差を小さくすることができる。
【００１４】このため、その上に形成される配線層およ
び更にその上に形成される絶縁膜の平坦化が容易とな
り、半導体装置の平坦化や集積化が促進される。
び更にその上に形成される絶縁膜の平坦化が容易とな
り、半導体装置の平坦化や集積化が促進される。
【００１５】
【実施例】以下、本発明の実施例に係る半導体装置およ
びその製造方法について、図面に基づいて説明する。図
１は本発明の実施例に係る半導体装置、図２〜図５は、
本発明の実施例に係る半導体装置の製造工程を示す図で
ある。
びその製造方法について、図面に基づいて説明する。図
１は本発明の実施例に係る半導体装置、図２〜図５は、
本発明の実施例に係る半導体装置の製造工程を示す図で
ある。
【００１６】（Ａ）本発明の第１の実施例に係る半導体
装置の製造方法の説明 図２，図３は本発明の第１の実施例に係る半導体装置の
製造方法を説明する工程断面図である。
装置の製造方法の説明 図２，図３は本発明の第１の実施例に係る半導体装置の
製造方法を説明する工程断面図である。
【００１７】図２（ａ）に示すように、まず半導体基板
２０上の絶縁膜２１の上に第１のAl合金配線層を形成し
た後、その上にTiW,TiN,Ti等の高融点金属層を形成す
る。次に、塗布されたレジスト（不図示）をパターニン
グした後、該レジストをマスクとしてＲＩＥ（リアクテ
ィブ・イオン・エッチング）処理を行い、高融点金属層
２３および第１のAl合金配線層２２を選択的にエッチン
グする（図２（ｂ））。
２０上の絶縁膜２１の上に第１のAl合金配線層を形成し
た後、その上にTiW,TiN,Ti等の高融点金属層を形成す
る。次に、塗布されたレジスト（不図示）をパターニン
グした後、該レジストをマスクとしてＲＩＥ（リアクテ
ィブ・イオン・エッチング）処理を行い、高融点金属層
２３および第１のAl合金配線層２２を選択的にエッチン
グする（図２（ｂ））。
【００１８】このときのエッチングガスとして、例えば
SF6/O2やCF4 系等のフッ素系ガス、あるいはBCl3/Cl2系
やSiCl4/Cl2 系の塩素系ガスが用いられる。また、真空
度は１mmTorr〜0.4Torr 程度である。
SF6/O2やCF4 系等のフッ素系ガス、あるいはBCl3/Cl2系
やSiCl4/Cl2 系の塩素系ガスが用いられる。また、真空
度は１mmTorr〜0.4Torr 程度である。
【００１９】次いで、ＣＶＤSiO2膜およびＳＯＧ（スピ
ン・オン・グラス）によりSiO2膜等の絶縁膜２４を形成
して表面を平坦化した後、パターニングにより該絶縁膜
２４を選択的にエッチングしてスルーホール２５を形成
する（図２（ｃ））。
ン・オン・グラス）によりSiO2膜等の絶縁膜２４を形成
して表面を平坦化した後、パターニングにより該絶縁膜
２４を選択的にエッチングしてスルーホール２５を形成
する（図２（ｃ））。
【００２０】次に、アモルファスシリコン層２６を全面
に堆積する（図３（ｄ））。その後、表面を研磨するこ
とにより絶縁膜２４上のアモルファスシリコン層を除去
して、スルーホール２５内にアモルファスシリコン層２
７を残す（図３（ｅ））。
に堆積する（図３（ｄ））。その後、表面を研磨するこ
とにより絶縁膜２４上のアモルファスシリコン層を除去
して、スルーホール２５内にアモルファスシリコン層２
７を残す（図３（ｅ））。
【００２１】次いで、全面にTiW,TiN,Ti等の高融点金属
層およびAl合金層を被着した後、該Al合金層および高融
点金属層をパターニングして高融点金属層２８およびAl
合金配線層２９を形成する（図３（ｆ））。なお、図３
（ｆ）は、図１（ｂ）に対応している。
層およびAl合金層を被着した後、該Al合金層および高融
点金属層をパターニングして高融点金属層２８およびAl
合金配線層２９を形成する（図３（ｆ））。なお、図３
（ｆ）は、図１（ｂ）に対応している。
【００２２】このようにして、アモルファスシリコン層
２７をスルーホール２５内にのみ形成することができる
ので、相対的にスルーホーでの段差はアモルファスシリ
コン層２７の膜厚分だけ少なくなる。これによりその上
に形成される第２のAl合金配線層２９や続いて形成され
る絶縁膜（不図示）の平坦性を増すことができる。これ
により、半導体装置の高集積化を図ることができる。
２７をスルーホール２５内にのみ形成することができる
ので、相対的にスルーホーでの段差はアモルファスシリ
コン層２７の膜厚分だけ少なくなる。これによりその上
に形成される第２のAl合金配線層２９や続いて形成され
る絶縁膜（不図示）の平坦性を増すことができる。これ
により、半導体装置の高集積化を図ることができる。
【００２３】（Ｂ）本発明の第２の実施例に係る半導体
装置の製造方法の説明 図４は本発明の第２の実施例に係る半導体装置の製造方
法を説明する工程断面図である。
装置の製造方法の説明 図４は本発明の第２の実施例に係る半導体装置の製造方
法を説明する工程断面図である。
【００２４】図４（ａ）は図３（ｄ）と同じ構造を示し
ており、図３（ｄ）と同じ番号で示すものは同じものを
示している。すなわち、図４（ａ）は、絶縁膜２４にス
ルーホール２５が形成され、全面にアモルファスシリコ
ン層２６が形成された状態を示している。
ており、図３（ｄ）と同じ番号で示すものは同じものを
示している。すなわち、図４（ａ）は、絶縁膜２４にス
ルーホール２５が形成され、全面にアモルファスシリコ
ン層２６が形成された状態を示している。
【００２５】次に、図４（ｂ）に示すように、レジスト
３０を塗布した後、スピナーにかけて平坦化する。次い
で、エッチバックして、絶縁膜２４上のレジスト３０お
よびアモルファスシリコン層２６を除去し、絶縁膜２４
の表面が現れたところでエッチングを停止する（図４
（ｃ））。これにより、スルーホール２５はアモルファ
スシリコン層２９およびレジスト３１により埋め込まれ
た状態となる。
３０を塗布した後、スピナーにかけて平坦化する。次い
で、エッチバックして、絶縁膜２４上のレジスト３０お
よびアモルファスシリコン層２６を除去し、絶縁膜２４
の表面が現れたところでエッチングを停止する（図４
（ｃ））。これにより、スルーホール２５はアモルファ
スシリコン層２９およびレジスト３１により埋め込まれ
た状態となる。
【００２６】その後、レジスト３１を除去する。これ
は、図３（ｅ）と同じ構造である。その後の工程は、本
発明の第１の実施例に示す工程と同じなので、説明を省
略する。
は、図３（ｅ）と同じ構造である。その後の工程は、本
発明の第１の実施例に示す工程と同じなので、説明を省
略する。
【００２７】なお、第１の実施例（図２，図３）および
第２の実施例（図４）の配線層としてAl合金配線層を用
いているが、Al合金配線層の代わりに、高融点金属層そ
のものを配線層として用いた場合には、該高融点金属層
はバリア機能も有しているので、第１の実施例および第
２の実施例で用いた高融点金属層２３，２８を省くこと
ができる。
第２の実施例（図４）の配線層としてAl合金配線層を用
いているが、Al合金配線層の代わりに、高融点金属層そ
のものを配線層として用いた場合には、該高融点金属層
はバリア機能も有しているので、第１の実施例および第
２の実施例で用いた高融点金属層２３，２８を省くこと
ができる。
【００２８】（Ｃ）本発明の第３の実施例に係る半導体
装置及びその製造方法の説明 図５は本発明の第３の実施例に係る半導体装置の製造方
法を説明する工程断面図である。
装置及びその製造方法の説明 図５は本発明の第３の実施例に係る半導体装置の製造方
法を説明する工程断面図である。
【００２９】図５（ａ）は図３（ｅ）と同じ構造を示し
ており、図３（ｅ）と同じ番号で示すものは同じものを
示している。すなわち、図５（ａ）は、絶縁膜２４にス
ルーホール２５が形成され、該スルーホール２５内にの
みアモルファスシリコン層２７が形成された状態を示し
ている。
ており、図３（ｅ）と同じ番号で示すものは同じものを
示している。すなわち、図５（ａ）は、絶縁膜２４にス
ルーホール２５が形成され、該スルーホール２５内にの
みアモルファスシリコン層２７が形成された状態を示し
ている。
【００３０】次に、図５（ｂ）に示すように、ＣＶＤ法
によりアモルファスシリコン層２７の表面にＷ（タング
ステン）等の高融点金属層３３を選択成長させる。その
後、図５（ｃ）に示すように、第２のAl合金配線層３４
を形成し、パターニングすると本発明の実施例に係るア
ンチ・ヒューズ構造が完成する。
によりアモルファスシリコン層２７の表面にＷ（タング
ステン）等の高融点金属層３３を選択成長させる。その
後、図５（ｃ）に示すように、第２のAl合金配線層３４
を形成し、パターニングすると本発明の実施例に係るア
ンチ・ヒューズ構造が完成する。
【００３１】このように、本発明の各実施例によれば、
アモルファスシリコン層をスルーホール内にのみ形成
し、一方、層間絶縁膜上に形成していないので、アモル
ファスシリコン層の膜厚分だけスルーホールの段差を小
さくすることができる。
アモルファスシリコン層をスルーホール内にのみ形成
し、一方、層間絶縁膜上に形成していないので、アモル
ファスシリコン層の膜厚分だけスルーホールの段差を小
さくすることができる。
【００３２】このため、その上に形成される配線層およ
び更にその上に形成される絶縁膜の平坦化が容易とな
り、半導体装置の平坦化や集積化が促進される。
び更にその上に形成される絶縁膜の平坦化が容易とな
り、半導体装置の平坦化や集積化が促進される。
【００３３】
【発明の効果】以上述べたように、本発明によれば、ア
モルファス半導体層をスルーホール内にのみ形成し、一
方、層間絶縁膜上に形成していないので、アモルファス
半導体層の膜厚分だけスルーホールの段差を小さくする
ことができる。
モルファス半導体層をスルーホール内にのみ形成し、一
方、層間絶縁膜上に形成していないので、アモルファス
半導体層の膜厚分だけスルーホールの段差を小さくする
ことができる。
【００３４】このため、その上に形成される配線層およ
び更にその上に形成される絶縁膜の平坦化が容易とな
り、半導体装置の平坦化や集積化が促進される。
び更にその上に形成される絶縁膜の平坦化が容易とな
り、半導体装置の平坦化や集積化が促進される。
【図面の簡単な説明】
【図１】本発明の実施例に係る半導体装置の部分構成断
面図である。
面図である。
【図２】本発明の第１の実施例に係る半導体装置の製造
方法を説明する工程断面図（その１）である。
方法を説明する工程断面図（その１）である。
【図３】本発明の第１の実施例に係る半導体装置の製造
方法を説明する工程断面図（その２）である。
方法を説明する工程断面図（その２）である。
【図４】本発明の第２の実施例に係る半導体装置の製造
方法を説明する工程断面図である。
方法を説明する工程断面図である。
【図５】本発明の第３の実施例に係る半導体装置の製造
方法を説明する工程断面図である。
方法を説明する工程断面図である。
【図６】従来例に係る半導体装置の構成断面図である。
１０，１２，２１，２４ 絶縁膜、 １１，１５ 配線層、 １３，２５ スルーホール、 １４，２６，２７，３２ アモルファスシリコン層、 １５ 配線層、 １６，１８，１９，２３，２８，３３ 高融点金属層、 ２０ 半導体基板、 ２２ 第１のAl合金配線層、 ２９，３４ 第２のAl合金配線層、 ３０，３１ レジスト。
Claims (5)
- 【請求項１】アモルファス半導体層を有するアンチ・ヒ
ューズ構造の半導体装置であって、該アモルファス半導
体層はスルーホール内にのみ形成されていることを特徴
とする半導体装置。 - 【請求項２】請求項１に記載のアモルファス半導体層
は、アモルファスシリコン層（１４）であることを特徴
とする半導体装置。 - 【請求項３】第１の配線層上に絶縁膜を堆積する工程
と、 該絶縁膜に前記第１の配線層に達するスルーホールを形
成する工程と、 アモルファス半導体層を堆積する工程と、 前記アモルファス半導体層をスルーホール内にのみ残す
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項４】請求項３に記載のアモルファス半導体層を
スルーホール（２５）にのみ残す工程は、表面研磨によ
りスルーホール（２５）外の絶縁膜（２４）上のアモル
ファ半導体層を選択的に除去することにより行うもので
あることを特徴とする半導体装置の製造方法。 - 【請求項５】請求項３に記載のアモルファス半導体層を
スルーホール（２５）にのみ残す工程は、レジスト（３
０）を全面に塗布した後、リアクティブ・イオン・エッ
チング（ＲＩＥ）によるエッチバックによりスルーホー
ル（２５）外の絶縁膜（２４）上のアモルファ半導体層
を選択的に除去するものであることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3249232A JPH0590527A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3249232A JPH0590527A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590527A true JPH0590527A (ja) | 1993-04-09 |
Family
ID=17189893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3249232A Withdrawn JPH0590527A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590527A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5572050A (en) * | 1994-12-06 | 1996-11-05 | Massachusetts Institute Of Technology | Fuse-triggered antifuse |
| US6362023B1 (en) * | 1998-08-17 | 2002-03-26 | National Semiconductor Corporation | Dielectric-based anti-fuse cell with polysilicon contact plug and method for its manufacture |
| DE10043215C1 (de) * | 2000-09-01 | 2002-04-18 | Infineon Technologies Ag | Verfahren zur Herstellung einer Antifuse, Antifuse zur selektiven elektrischen Verbindung von benachbarten leitenden Bereichen und integrierte Schaltung mit einer Antifuse |
-
1991
- 1991-09-27 JP JP3249232A patent/JPH0590527A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5572050A (en) * | 1994-12-06 | 1996-11-05 | Massachusetts Institute Of Technology | Fuse-triggered antifuse |
| US6362023B1 (en) * | 1998-08-17 | 2002-03-26 | National Semiconductor Corporation | Dielectric-based anti-fuse cell with polysilicon contact plug and method for its manufacture |
| DE10043215C1 (de) * | 2000-09-01 | 2002-04-18 | Infineon Technologies Ag | Verfahren zur Herstellung einer Antifuse, Antifuse zur selektiven elektrischen Verbindung von benachbarten leitenden Bereichen und integrierte Schaltung mit einer Antifuse |
| US6716678B2 (en) | 2000-09-01 | 2004-04-06 | Infineon Technologies Ag | Method for producing an antifuse and antifuse for the selective electrical connection of adjacent conductive regions |
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