JP2000133706A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000133706A JP2000133706A JP10302890A JP30289098A JP2000133706A JP 2000133706 A JP2000133706 A JP 2000133706A JP 10302890 A JP10302890 A JP 10302890A JP 30289098 A JP30289098 A JP 30289098A JP 2000133706 A JP2000133706 A JP 2000133706A
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Abstract
(57)【要約】 （修正有）
【課題】 上層配線と下層配線とこれらを連接するスル
ーホール部分の埋設金属とからなるコンタクト構造にお
ける配線間のエレクトロマイグレーション耐性を向上す
る半導体装置およびその製造方法を提供する。 【解決手段】 スルーホール部分の金属を第１の配線層
２と同時に形成することにより、上層配線と下層配線と
をこれらと同一の金属により連接することで、配線のエ
レクトロマイグレーション耐性を向上することができ
る。また、第１の配線層間にエアギャップを形成し、そ
の高さをスルーホール部分の横まで高く形成することに
より、隣接配線間の容量をより低減することができるの
で、半導体装置としての大規模集積回路のスピードをさ
らに向上させることができ、さらに隣接配線間のクロス
トーク問題を削減することにより、隣接する配線の間隔
をより狭くすることができ、高集積化を図ることができ
る。
ーホール部分の埋設金属とからなるコンタクト構造にお
ける配線間のエレクトロマイグレーション耐性を向上す
る半導体装置およびその製造方法を提供する。 【解決手段】 スルーホール部分の金属を第１の配線層
２と同時に形成することにより、上層配線と下層配線と
をこれらと同一の金属により連接することで、配線のエ
レクトロマイグレーション耐性を向上することができ
る。また、第１の配線層間にエアギャップを形成し、そ
の高さをスルーホール部分の横まで高く形成することに
より、隣接配線間の容量をより低減することができるの
で、半導体装置としての大規模集積回路のスピードをさ
らに向上させることができ、さらに隣接配線間のクロス
トーク問題を削減することにより、隣接する配線の間隔
をより狭くすることができ、高集積化を図ることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置およびその製造方法
は、配線層の形成方法において、いくつかの方法を採用
している。図３（ａ）〜図３（ｃ）は、このような配線
層の形成方法の一例を示す断面図である。
は、配線層の形成方法において、いくつかの方法を採用
している。図３（ａ）〜図３（ｃ）は、このような配線
層の形成方法の一例を示す断面図である。
【０００３】図３（ａ）において、半導体基板１上に
は、配線層として上から順に第４の絶縁膜１４と、第３
のメタル層１３と、第３の配線層１２と、第２のメタル
層１１とを形成する。第３のメタル層１３は、窒化チタ
ンにより形成され、厚さは０．０５μｍである。第３の
配線層１２は、アルミと銅との合金により形成され、厚
さは０．４５μｍである。第２のメタル層１１は、窒化
チタンにより形成され、厚さは０．０５μｍである。第
３のメタル層１３、第３の配線層１２および第２のメタ
ル層１１のそれぞれは、幅１μｍ、配線間隔を０．５μ
ｍで形成される。
は、配線層として上から順に第４の絶縁膜１４と、第３
のメタル層１３と、第３の配線層１２と、第２のメタル
層１１とを形成する。第３のメタル層１３は、窒化チタ
ンにより形成され、厚さは０．０５μｍである。第３の
配線層１２は、アルミと銅との合金により形成され、厚
さは０．４５μｍである。第２のメタル層１１は、窒化
チタンにより形成され、厚さは０．０５μｍである。第
３のメタル層１３、第３の配線層１２および第２のメタ
ル層１１のそれぞれは、幅１μｍ、配線間隔を０．５μ
ｍで形成される。
【０００４】次に、エアギャップ（配線間の空洞）１０
を形成する条件下で、第４の絶縁膜１４を形成する。こ
の第４の絶縁膜１４は、例えば、シラン、 珪酸エチル、
ＣＦ4 などのガス、ＲＦパワー１〜３ｋｗで高密度のプ
ラズマ中で４００℃以下の低温で成長したバイアス酸化
膜等による絶縁膜を成長し、ＣＭＰ研磨して平坦化した
状態を図３（ａ）に示す。このような半導体装置におけ
るエアギャップの形成方法の一例が特開平２−８６１４
６号公報に開示されている。
を形成する条件下で、第４の絶縁膜１４を形成する。こ
の第４の絶縁膜１４は、例えば、シラン、 珪酸エチル、
ＣＦ4 などのガス、ＲＦパワー１〜３ｋｗで高密度のプ
ラズマ中で４００℃以下の低温で成長したバイアス酸化
膜等による絶縁膜を成長し、ＣＭＰ研磨して平坦化した
状態を図３（ａ）に示す。このような半導体装置におけ
るエアギャップの形成方法の一例が特開平２−８６１４
６号公報に開示されている。
【０００５】図３（ｂ）において、スルーホール１６
を、例えば、０．４μｍ角に開口し、第４の絶縁膜１４
をスパッタリングする。第４の絶縁膜１４は、チタン、
窒化チタン等からなり、厚さが０．０５μｍである。次
いで、スルーホール１６の埋設金属１５として、タング
ステンＷなどの高融点金属をＣＶＤ〔化学的気相成長
法〕で成長し、ＳＦ6 などのエッチングガスを用いたド
ライエッチングでエッチバックし、スルーホール１６内
の埋設金属１５を形成する。
を、例えば、０．４μｍ角に開口し、第４の絶縁膜１４
をスパッタリングする。第４の絶縁膜１４は、チタン、
窒化チタン等からなり、厚さが０．０５μｍである。次
いで、スルーホール１６の埋設金属１５として、タング
ステンＷなどの高融点金属をＣＶＤ〔化学的気相成長
法〕で成長し、ＳＦ6 などのエッチングガスを用いたド
ライエッチングでエッチバックし、スルーホール１６内
の埋設金属１５を形成する。
【０００６】さらに、図３（ｃ）において、上層配線と
して、第５のメタル層１７と、第４の配線層１８と、第
６のメタル層１９とによる積層配線をスパッタリングす
る。第５のメタル層１７は、窒化チタンにより形成さ
れ、厚さ０．０５μｍである。第４の配線層１８は、ア
ルミと銅との合金により形成され、厚さ０．４５μｍで
ある。第６のメタル層１９は、窒化チタンにより形成さ
れ、厚さ０．０５μｍである。以上のように積層配線を
スパッタリングした後に、パターニング及びエッチング
して多層配線を形成する。
して、第５のメタル層１７と、第４の配線層１８と、第
６のメタル層１９とによる積層配線をスパッタリングす
る。第５のメタル層１７は、窒化チタンにより形成さ
れ、厚さ０．０５μｍである。第４の配線層１８は、ア
ルミと銅との合金により形成され、厚さ０．４５μｍで
ある。第６のメタル層１９は、窒化チタンにより形成さ
れ、厚さ０．０５μｍである。以上のように積層配線を
スパッタリングした後に、パターニング及びエッチング
して多層配線を形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、図３に
示される従来の半導体装置においては、スルーホール部
分で配線が不連続である。例えば、上層からアルミニウ
ムと銅との合金、窒化チタン、タングステン、窒化チタ
ン、アルミニウムと銅との合金の順に積層されるため、
エレクトロマイグレーション耐性がアルミニウムと銅と
の合金の単ーの材料で形成された配線よりも劣化するこ
とがあるという問題点がある。
示される従来の半導体装置においては、スルーホール部
分で配線が不連続である。例えば、上層からアルミニウ
ムと銅との合金、窒化チタン、タングステン、窒化チタ
ン、アルミニウムと銅との合金の順に積層されるため、
エレクトロマイグレーション耐性がアルミニウムと銅と
の合金の単ーの材料で形成された配線よりも劣化するこ
とがあるという問題点がある。
【０００８】さらに、配線間に形成しているエアギャッ
プ１０は、高さが配線厚と同程度、幅も配線間隔の１／
３程度、すなわち０．２μｍ以下と小さいため、隣接配
線間の容量低減効果及びクロストーク対策への効果が期
待できなくなるという問題点がある。
プ１０は、高さが配線厚と同程度、幅も配線間隔の１／
３程度、すなわち０．２μｍ以下と小さいため、隣接配
線間の容量低減効果及びクロストーク対策への効果が期
待できなくなるという問題点がある。
【０００９】本発明の第１の目的は、スルーホールと連
接している上層配線と下層配線とを同一の金属で形成す
ることにより、配線のエレクトロマイグレーション耐性
を向上する半導体基板およびその製造方法を提供するこ
とにある。
接している上層配線と下層配線とを同一の金属で形成す
ることにより、配線のエレクトロマイグレーション耐性
を向上する半導体基板およびその製造方法を提供するこ
とにある。
【００１０】本発明の第２の目的は、エアギャップの高
さをスルーホール部分の横まで高く形成することによ
り、隣接配線間の容量をより低減することができるの
で、半導体装置としての大規模集積回路のスピードをさ
らに向上させることができ、さらに隣接配線間のクロス
トーク問題を削減することにより、隣接する配線の間隔
をより狭くすることができ、高集積化を図ることができ
る半導体基板およびその製造方法を提供することにあ
る。
さをスルーホール部分の横まで高く形成することによ
り、隣接配線間の容量をより低減することができるの
で、半導体装置としての大規模集積回路のスピードをさ
らに向上させることができ、さらに隣接配線間のクロス
トーク問題を削減することにより、隣接する配線の間隔
をより狭くすることができ、高集積化を図ることができ
る半導体基板およびその製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、半導体基板上の表面に形成
する第１の配線層と、第１の配線層の表面に形成する第
１のメタル層と、第１のメタル層の表面に形成する第１
の絶縁膜と、第１の絶縁膜の表面に形成する第２の配線
層と、第１の配線層と第２の配線層とを導通させるスル
ーホールとを有し、スルーホールに埋設される金属を第
１の配線層および第２の配線層と同一種類の金属により
形成することを特徴とする。
に、請求項１記載の発明は、半導体基板上の表面に形成
する第１の配線層と、第１の配線層の表面に形成する第
１のメタル層と、第１のメタル層の表面に形成する第１
の絶縁膜と、第１の絶縁膜の表面に形成する第２の配線
層と、第１の配線層と第２の配線層とを導通させるスル
ーホールとを有し、スルーホールに埋設される金属を第
１の配線層および第２の配線層と同一種類の金属により
形成することを特徴とする。
【００１２】請求項２記載の発明は、請求項１記載の発
明において、第１の配線層間に埋設される第１の絶縁膜
中に空洞領域を設けることを特徴とする。
明において、第１の配線層間に埋設される第１の絶縁膜
中に空洞領域を設けることを特徴とする。
【００１３】請求項３記載の発明は、請求項２記載の発
明において、空洞領域の高さをスルーホールの高さまで
形成できることを特徴とする。
明において、空洞領域の高さをスルーホールの高さまで
形成できることを特徴とする。
【００１４】請求項４記載の発明は、半導体基板上の表
面に配線層、反射防止メタルを順次スパッタリングして
第１の配線層を形成する工程と、第１の配線層のうち、
スルーホールを形成する部分を除いてスルーホールの高
さにエッチングする工程と、第１の配線層の表面に第１
の絶縁膜を成長して平坦化する工程と、第１の配線層の
うち配線を形成する部分の第１の絶縁膜を残してエッチ
ングする工程と、第１の絶縁膜をマスクとして第１の配
線層をエッチングする工程と、第１の配線層の表面に第
２の絶縁膜を成長する工程と、第２の絶縁膜をスルーホ
ール部分の第１の配線層の上面が露出するまで研磨する
工程と、を有することを特徴とする。
面に配線層、反射防止メタルを順次スパッタリングして
第１の配線層を形成する工程と、第１の配線層のうち、
スルーホールを形成する部分を除いてスルーホールの高
さにエッチングする工程と、第１の配線層の表面に第１
の絶縁膜を成長して平坦化する工程と、第１の配線層の
うち配線を形成する部分の第１の絶縁膜を残してエッチ
ングする工程と、第１の絶縁膜をマスクとして第１の配
線層をエッチングする工程と、第１の配線層の表面に第
２の絶縁膜を成長する工程と、第２の絶縁膜をスルーホ
ール部分の第１の配線層の上面が露出するまで研磨する
工程と、を有することを特徴とする。
【００１５】請求項５記載の発明は、半導体基板上の表
面に配線層、反射防止メタルを順次スパッタリングして
第１の配線層を形成する工程と、第１の配線層のうち、
スルーホールを形成する部分を除いてスルーホールの高
さにエッチングする工程と、第１の配線層の表面に第１
の絶縁膜を成長して平坦化する工程と、第１の配線層の
うち配線を形成する部分の第１の絶縁膜を残してエッチ
ングする工程と、第１の絶縁膜をマスクとして第１の配
線層をエッチングする工程と、第１の配線層間に空洞領
域を形成する工程と、第１の配線層の表面に第２の絶縁
膜を成長する工程と、第２の絶縁膜をスルーホール部分
の第１の配線層の上面が露出するまで研磨する工程と、
を有することを特徴とする。
面に配線層、反射防止メタルを順次スパッタリングして
第１の配線層を形成する工程と、第１の配線層のうち、
スルーホールを形成する部分を除いてスルーホールの高
さにエッチングする工程と、第１の配線層の表面に第１
の絶縁膜を成長して平坦化する工程と、第１の配線層の
うち配線を形成する部分の第１の絶縁膜を残してエッチ
ングする工程と、第１の絶縁膜をマスクとして第１の配
線層をエッチングする工程と、第１の配線層間に空洞領
域を形成する工程と、第１の配線層の表面に第２の絶縁
膜を成長する工程と、第２の絶縁膜をスルーホール部分
の第１の配線層の上面が露出するまで研磨する工程と、
を有することを特徴とする。
【００１６】請求項６記載の発明は、請求項５記載の発
明において、空洞領域の高さをスルーホールの高さまで
形成できることを特徴とする。
明において、空洞領域の高さをスルーホールの高さまで
形成できることを特徴とする。
【００１７】
【発明の実施の形態】次に、添付図面を参照して本発明
の実施形態である半導体装置およびその製造方法を詳細
に説明する。図１および図２を参照すると、本発明の半
導体装置およびその製造方法の実施形態が示されてい
る。
の実施形態である半導体装置およびその製造方法を詳細
に説明する。図１および図２を参照すると、本発明の半
導体装置およびその製造方法の実施形態が示されてい
る。
【００１８】図１は、本発明の第１の実施形態である半
導体装置における製造工程を示す断面図である。図１に
おいて、本発明の実施形態である半導体装置は、図１
（ａ）〜図１（ｅ）の工程により製造されるものであ
る。
導体装置における製造工程を示す断面図である。図１に
おいて、本発明の実施形態である半導体装置は、図１
（ａ）〜図１（ｅ）の工程により製造されるものであ
る。
【００１９】図１（ａ）は、半導体基板１上に第１の配
線層２および反射防止メタル層３をスパッタリングし、
第１の配線層２のスルーホール形成部分をフォトレジス
ト６でパターニングした状態が示されている。
線層２および反射防止メタル層３をスパッタリングし、
第１の配線層２のスルーホール形成部分をフォトレジス
ト６でパターニングした状態が示されている。
【００２０】図１（ｂ）は、第１の配線層２をエッチン
グし、スルーホール形成部分となる柱状部の第１のメタ
ル層４を形成し、第１のメタル層４の上部に第１の絶縁
膜５を成長し、ＣＭＰ研磨により研磨して平坦化した状
態が示されている。
グし、スルーホール形成部分となる柱状部の第１のメタ
ル層４を形成し、第１のメタル層４の上部に第１の絶縁
膜５を成長し、ＣＭＰ研磨により研磨して平坦化した状
態が示されている。
【００２１】図１（ｃ）は、フォトレジスト６で第１の
配線層２を形成し、配線として不要な部分をフォトレジ
スト６でパターニングし、第１の絶縁膜５をエッチング
した状態が示されている。
配線層２を形成し、配線として不要な部分をフォトレジ
スト６でパターニングし、第１の絶縁膜５をエッチング
した状態が示されている。
【００２２】図１（ｄ）は、第１の絶縁膜５をマスクと
して第１のメタル層４および第１の配線層２をエッチン
グし、第２の絶縁膜７を成長した状態が示されている。
して第１のメタル層４および第１の配線層２をエッチン
グし、第２の絶縁膜７を成長した状態が示されている。
【００２３】図１（ｅ）は、第２の絶縁膜７およびＣＭ
Ｐ研磨で第１の配線層２に形成されるスルーホール部分
の上面が露出するまでＣＭＰ研磨して平坦化し、第２の
配線層８をスパッタリングして形成された状態が示され
ている。
Ｐ研磨で第１の配線層２に形成されるスルーホール部分
の上面が露出するまでＣＭＰ研磨して平坦化し、第２の
配線層８をスパッタリングして形成された状態が示され
ている。
【００２４】〈第１の実施形態の具体例〉本発明の第１
の実施形態の具体例を図１に基づいて詳細に説明する。
図１（ａ）において、半導体基板１上に、アルミニウム
と銅との合金からなる厚さ１．３μｍの第１の配線層２
および窒化チタン等からなる厚さ０．０５μｍの反射防
止メタル層３をスパッタリングし、第１の配線層２のス
ルーホールとなる部分をフォトレジスト６によりパター
ニングする。
の実施形態の具体例を図１に基づいて詳細に説明する。
図１（ａ）において、半導体基板１上に、アルミニウム
と銅との合金からなる厚さ１．３μｍの第１の配線層２
および窒化チタン等からなる厚さ０．０５μｍの反射防
止メタル層３をスパッタリングし、第１の配線層２のス
ルーホールとなる部分をフォトレジスト６によりパター
ニングする。
【００２５】図１（ｂ）において、第１の配線層２を８
０００Å分異方性ドライエッチング、例えば、三塩化ホ
ウ素等のガスを使用してエッチングする。第１の配線層
２をエッチングした後、窒化チタンからなる厚さ０．０
５μｍの第１のメタル層４をスパッタリングする。さら
に、微細な配線間を良好に埋め込めるバイアス酸化膜
（珪酸エチル、ＣＦ4 などのガスを使用し、ＲＦパワー
を１〜３ｋｗかけ、高密度のプラズマ中で４００℃以下
の低温で成長し、厚さ１．５μｍからなる酸化膜）から
なる第１の絶縁膜５を成長し、ＣＭＰ研磨により研磨し
て平坦化する。
０００Å分異方性ドライエッチング、例えば、三塩化ホ
ウ素等のガスを使用してエッチングする。第１の配線層
２をエッチングした後、窒化チタンからなる厚さ０．０
５μｍの第１のメタル層４をスパッタリングする。さら
に、微細な配線間を良好に埋め込めるバイアス酸化膜
（珪酸エチル、ＣＦ4 などのガスを使用し、ＲＦパワー
を１〜３ｋｗかけ、高密度のプラズマ中で４００℃以下
の低温で成長し、厚さ１．５μｍからなる酸化膜）から
なる第１の絶縁膜５を成長し、ＣＭＰ研磨により研磨し
て平坦化する。
【００２６】図１（ｃ）において、第１の配線層２の配
線として不要な部分をエッチングするため、フォトレジ
スト６でパターニングし、第１の絶縁膜５を異方性ドラ
イエッチング、例えば、ＣＦ4 等のガスを用いてエッチ
ングをする。
線として不要な部分をエッチングするため、フォトレジ
スト６でパターニングし、第１の絶縁膜５を異方性ドラ
イエッチング、例えば、ＣＦ4 等のガスを用いてエッチ
ングをする。
【００２７】図１（ｄ）において、フォトレジスト６で
パターニングした第１の絶縁膜５をマスクとして、第１
のメタル層４および第１の配線層２を異方性ドライエッ
チング、例えば三塩化ホウ素等のガスを用いてエッチン
グし、バイアス酸化膜からなる厚さ１μｍの第２の絶縁
膜７を成長する。
パターニングした第１の絶縁膜５をマスクとして、第１
のメタル層４および第１の配線層２を異方性ドライエッ
チング、例えば三塩化ホウ素等のガスを用いてエッチン
グし、バイアス酸化膜からなる厚さ１μｍの第２の絶縁
膜７を成長する。
【００２８】図１（ｅ）において、図１（ｄ）の状態で
第１の配線層２におけるスルーホールの部分の上面が露
出するまでＣＭＰ研磨により第２の絶縁膜７と、第１の
絶縁膜５と、第１のメタル層４と、反射防止メタル層３
とを順次研磨していく。このように研磨して平坦化した
後に、第２の配線層８、例えば、アルミニウムと銅との
合金からなる厚さ０．５μｍの配線層をスパッタリング
し、フォトレジスト６でパターニングしてエッチングす
る。
第１の配線層２におけるスルーホールの部分の上面が露
出するまでＣＭＰ研磨により第２の絶縁膜７と、第１の
絶縁膜５と、第１のメタル層４と、反射防止メタル層３
とを順次研磨していく。このように研磨して平坦化した
後に、第２の配線層８、例えば、アルミニウムと銅との
合金からなる厚さ０．５μｍの配線層をスパッタリング
し、フォトレジスト６でパターニングしてエッチングす
る。
【００２９】上記工程により形成された本発明の第１の
実施形態では、第１の配線層２と第１の配線層２のスル
ーホール部分〈凸部〉および第２の配線層８とが同配線
材（同一金属）で接続されているため、配線のエレクト
ロマイグレーション耐性が、スルーホール部分に異種金
属を介在している配線よりも向上する。
実施形態では、第１の配線層２と第１の配線層２のスル
ーホール部分〈凸部〉および第２の配線層８とが同配線
材（同一金属）で接続されているため、配線のエレクト
ロマイグレーション耐性が、スルーホール部分に異種金
属を介在している配線よりも向上する。
【００３０】また、第１のメタル層４を構成する窒化チ
タン等は、アルミニウムと銅との合金である第１の配線
層２および第２の配線層８とを積層構造とすることによ
り、通常のストライプ配線部分におけるエレクトロマイ
グレーション耐性が向上する。
タン等は、アルミニウムと銅との合金である第１の配線
層２および第２の配線層８とを積層構造とすることによ
り、通常のストライプ配線部分におけるエレクトロマイ
グレーション耐性が向上する。
【００３１】図２は、本発明の第２の実施形態である半
導体装置における製造工程を示す断面図である。図２に
おいて、本発明の第１の実施形態と同様の構成について
は同じ符号を付しているものである。尚、図２（ａ）〜
（ｃ）に示される工程は、上述の本発明の第１の実施形
態と同様であるので説明を省略する。
導体装置における製造工程を示す断面図である。図２に
おいて、本発明の第１の実施形態と同様の構成について
は同じ符号を付しているものである。尚、図２（ａ）〜
（ｃ）に示される工程は、上述の本発明の第１の実施形
態と同様であるので説明を省略する。
【００３２】図２（ｄ）は、第３の絶縁膜９を成膜し、
第３の絶縁膜９の配線間の溝部分に空洞領域（エアギャ
ップ）を形成するように成膜された状態が示されてい
る。
第３の絶縁膜９の配線間の溝部分に空洞領域（エアギャ
ップ）を形成するように成膜された状態が示されてい
る。
【００３３】図２（ｅ）は、第１の配線層２のスルーホ
ールとなる凸部分の上面が露出するまで研磨して、上層
に第２の配線層８を形成した状態が示されている。
ールとなる凸部分の上面が露出するまで研磨して、上層
に第２の配線層８を形成した状態が示されている。
【００３４】〈第２の実施形態の具体例〉本発明の第２
の実施形態の具体例を図２に基づいて詳細に説明する。
図２（ｄ）において、図２（ｃ）でパターニングした第
１の絶縁膜５をマスクとして、第１のメタル層４および
第１の配線層２を異方性ドライエッチング、例えば三塩
化ホウ素等のガスを用いることによりエッチングし、バ
イアス酸化膜（珪酸エチル、ＣＦ4 などのガスを使用
し、ＲＦパワーを１〜２ｋｗかけ、高密度のプラズマ中
で４００℃以下の低温で成長し、厚さ１μｍからなる酸
化膜）からなる第３の絶縁膜９を成長し、ＣＭＰ研磨に
より研磨して平坦化する。第３の絶縁膜９は、ＲＦパワ
ーを１〜２ｋｗに下げて配線間の溝の埋設性を悪くし、
エアギャップ１０（空洞領域）を形成する。
の実施形態の具体例を図２に基づいて詳細に説明する。
図２（ｄ）において、図２（ｃ）でパターニングした第
１の絶縁膜５をマスクとして、第１のメタル層４および
第１の配線層２を異方性ドライエッチング、例えば三塩
化ホウ素等のガスを用いることによりエッチングし、バ
イアス酸化膜（珪酸エチル、ＣＦ4 などのガスを使用
し、ＲＦパワーを１〜２ｋｗかけ、高密度のプラズマ中
で４００℃以下の低温で成長し、厚さ１μｍからなる酸
化膜）からなる第３の絶縁膜９を成長し、ＣＭＰ研磨に
より研磨して平坦化する。第３の絶縁膜９は、ＲＦパワ
ーを１〜２ｋｗに下げて配線間の溝の埋設性を悪くし、
エアギャップ１０（空洞領域）を形成する。
【００３５】図２（ｅ）において、第１の配線層２のス
ルーホール部分である凸部の上面が露出するまでＣＭＰ
研磨により研磨する。このＣＭＰ研磨により、第３の絶
縁膜９、第１の絶縁膜５、第１のメタル層４、反射防止
メタル層３を順次研磨して平坦化した後、アルミニウム
と銅との合金からなる厚さ０．５μｍの第２の配線層８
をスパッタリングする。第２の配線層８をスパッタリン
グした後、フォトレジスト６でパターニングしてエッチ
ングする。
ルーホール部分である凸部の上面が露出するまでＣＭＰ
研磨により研磨する。このＣＭＰ研磨により、第３の絶
縁膜９、第１の絶縁膜５、第１のメタル層４、反射防止
メタル層３を順次研磨して平坦化した後、アルミニウム
と銅との合金からなる厚さ０．５μｍの第２の配線層８
をスパッタリングする。第２の配線層８をスパッタリン
グした後、フォトレジスト６でパターニングしてエッチ
ングする。
【００３６】上記工程により形成された本発明の第２の
実施形態では、第１の配線層２の間隔にエアギャップ１
０が形成されているため、隣接する第１の配線層２の間
の配線間の容量を低減することができ、大規模集積回路
ＬＳＩのスピードを向上することができる。
実施形態では、第１の配線層２の間隔にエアギャップ１
０が形成されているため、隣接する第１の配線層２の間
の配線間の容量を低減することができ、大規模集積回路
ＬＳＩのスピードを向上することができる。
【００３７】また、配線間をすべてバイアス酸化膜で埋
設した場合に対して、隣接配線容量を２０〜２５％に低
減することができるので、大規模集積回路ＬＳＩのスピ
ードを向上することができる。
設した場合に対して、隣接配線容量を２０〜２５％に低
減することができるので、大規模集積回路ＬＳＩのスピ
ードを向上することができる。
【００３８】
【発明の効果】以上のように詳述したように、本発明の
半導体装置およびその製造方法によれば、スルーホール
を介した配線の下層配線部分、スルーホール部分、上層
配線部分とをアルミニウムと銅との合金のような同一の
配線材料で連続して接続されているため、スルーホール
を介した配線のエレクトロマイグレーション耐性を向上
することができる。割合として、スルーホール部分に窒
化チタン、チタン等の高融点金属が介在するような配線
構造に対して、２〜２．５倍程度向上することができ
る。
半導体装置およびその製造方法によれば、スルーホール
を介した配線の下層配線部分、スルーホール部分、上層
配線部分とをアルミニウムと銅との合金のような同一の
配線材料で連続して接続されているため、スルーホール
を介した配線のエレクトロマイグレーション耐性を向上
することができる。割合として、スルーホール部分に窒
化チタン、チタン等の高融点金属が介在するような配線
構造に対して、２〜２．５倍程度向上することができ
る。
【００３９】さらに、本発明の半導体装置およびその製
造方法によれば、配線間隔に容量低減のためのエアギャ
ップを形成し、スルーホール部分の横の高さまでエアギ
ャップを形成できるので、配線間をすべてバイアス酸化
膜で埋設した場合に比べて、隣接配線容量を２０〜２５
％に低減することができ、その分、大型集積回路ＬＳＩ
のスピードを向上させることができる。従って、半導体
装置を効率的に利用することができる。
造方法によれば、配線間隔に容量低減のためのエアギャ
ップを形成し、スルーホール部分の横の高さまでエアギ
ャップを形成できるので、配線間をすべてバイアス酸化
膜で埋設した場合に比べて、隣接配線容量を２０〜２５
％に低減することができ、その分、大型集積回路ＬＳＩ
のスピードを向上させることができる。従って、半導体
装置を効率的に利用することができる。
【図１】本発明の第１の実施形態である半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図２】本発明の第２の実施形態である半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図３】従来の半導体装置の構造を説明する断面図であ
る。
る。
１ 半導体基板 ２ 第１の配線層 ３ 反射防止メタル層 ４ 第１のメタル層 ５ 第１の絶縁膜 ６ フォトレジスト ７ 第２の絶縁膜 ８ 第２の配線層 ９ 第３の絶縁膜 １０ エアギャップ
Claims (6)
- 【請求項１】 半導体基板上の表面に形成する第１の配
線層と、 該第１の配線層の表面に形成する第１のメタル層と、 該第１のメタル層の表面に形成する第１の絶縁膜と、 該第１の絶縁膜の表面に形成する第２の配線層と、 前記第１の配線層と前記第２の配線層とを導通させるス
ルーホールとを有し、 該スルーホールに埋設される金属を前記第１の配線層お
よび前記第２の配線層と同一種類の金属により形成する
ことを特徴とする半導体装置。 - 【請求項２】 前記第１の配線層間に埋設される前記第
１の絶縁膜中に空洞領域を設けることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記空洞領域の高さを前記スルーホール
の高さまで形成できることを特徴とする請求項２記載の
半導体装置。 - 【請求項４】 半導体基板上の表面に配線層、反射防止
メタルを順次スパッタリングして第１の配線層を形成す
る工程と、 前記第１の配線層のうち、スルーホールを形成する部分
を除いて前記スルーホールの高さにエッチングする工程
と、 前記第１の配線層の表面に第１の絶縁膜を成長して平坦
化する工程と、 前記第１の配線層のうち配線を形成する部分の前記第１
の絶縁膜を残してエッチングする工程と、 前記第１の絶縁膜をマスクとして前記第１の配線層をエ
ッチングする工程と、 前記第１の配線層の表面に第２の絶縁膜を成長する工程
と、 前記第２の絶縁膜を前記スルーホール部分の前記第１の
配線層の上面が露出するまで研磨する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上の表面に配線層、反射防止
メタルを順次スパッタリングして第１の配線層を形成す
る工程と、 前記第１の配線層のうち、スルーホールを形成する部分
を除いて前記スルーホールの高さにエッチングする工程
と、 前記第１の配線層の表面に第１の絶縁膜を成長して平坦
化する工程と、 前記第１の配線層のうち配線を形成する部分の前記第１
の絶縁膜を残してエッチングする工程と、 前記第１の絶縁膜をマスクとして前記第１の配線層をエ
ッチングする工程と、 前記第１の配線層間に空洞領域を形成する工程と、 前記第１の配線層の表面に第２の絶縁膜を成長する工程
と、 前記第２の絶縁膜を前記スルーホール部分の前記第１の
配線層の上面が露出するまで研磨する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記空洞領域の高さを前記スルーホール
の高さまで形成できることを特徴とする請求項５記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10302890A JP2000133706A (ja) | 1998-10-23 | 1998-10-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10302890A JP2000133706A (ja) | 1998-10-23 | 1998-10-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000133706A true JP2000133706A (ja) | 2000-05-12 |
Family
ID=17914343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10302890A Pending JP2000133706A (ja) | 1998-10-23 | 1998-10-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000133706A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1299357C (zh) * | 2001-03-13 | 2007-02-07 | 富士通株式会社 | 半导体器件及其制造方法 |
| CN105826279A (zh) * | 2015-01-06 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
-
1998
- 1998-10-23 JP JP10302890A patent/JP2000133706A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1299357C (zh) * | 2001-03-13 | 2007-02-07 | 富士通株式会社 | 半导体器件及其制造方法 |
| CN105826279A (zh) * | 2015-01-06 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN105826279B (zh) * | 2015-01-06 | 2018-08-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020430 |