JPH0449638A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0449638A JPH0449638A JP16102490A JP16102490A JPH0449638A JP H0449638 A JPH0449638 A JP H0449638A JP 16102490 A JP16102490 A JP 16102490A JP 16102490 A JP16102490 A JP 16102490A JP H0449638 A JPH0449638 A JP H0449638A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、さらに詳しくは多層配線
構造を有する半導体装置において、コンタクトホール部
のの改良に関するものである。
構造を有する半導体装置において、コンタクトホール部
のの改良に関するものである。
従来例によるこの種の多層配線構造を有する半導体装置
として、例えば多層配線技術によって２層配線膜を形成
した主要な構成を第３図に示す。
として、例えば多層配線技術によって２層配線膜を形成
した主要な構成を第３図に示す。
また、第３図の各配線構造部の主要な製造工程を第４図
（ａ）ないしくＣ）に示す。
（ａ）ないしくＣ）に示す。
これらの図において、１は主面上にあらかじめ所期の素
子部を形成したシリコン単結晶などからなる半導体基板
（以下、単に基板ともいう）を示しており、２は基板１
上に形成された第１の絶縁膜である。３はこれらの上に
選択的に形成された第１の配線膜、４は第１の配線膜３
を絶縁被覆するための第２の絶縁膜、８ａ、８ｂは第２
の絶縁膜４の一部を選択的に除去し、第１の配線膜３の
主面を露出させたコンタクトホール、６は第２の絶縁膜
上に形成された第２の配線膜で、その一部においては第
２の絶縁膜４に選択的に開孔されたコンタクトホール５
を通じて第、１の配線膜３接続されている。また、７は
第２の配線膜６を絶縁被覆する第３の絶縁膜である。
子部を形成したシリコン単結晶などからなる半導体基板
（以下、単に基板ともいう）を示しており、２は基板１
上に形成された第１の絶縁膜である。３はこれらの上に
選択的に形成された第１の配線膜、４は第１の配線膜３
を絶縁被覆するための第２の絶縁膜、８ａ、８ｂは第２
の絶縁膜４の一部を選択的に除去し、第１の配線膜３の
主面を露出させたコンタクトホール、６は第２の絶縁膜
上に形成された第２の配線膜で、その一部においては第
２の絶縁膜４に選択的に開孔されたコンタクトホール５
を通じて第、１の配線膜３接続されている。また、７は
第２の配線膜６を絶縁被覆する第３の絶縁膜である。
次に、前記構成による従来の各配線膜構造の主要な製造
方法を第４図（ａ）ないしく口）を用いて説明する。
方法を第４図（ａ）ないしく口）を用いて説明する。
まず、主面上にあらかじめ所期の素子部を形成した基板
１に対して、前面にわたってシリコン酸化膜を形成させ
て第１の絶縁膜２とする０次にこの第１の絶縁膜２上に
スパッタ法によりＡ！もしくはＡｊ！合金例えばアルミ
ニウム、シリコン、銅（Ａｊ！５ｉＣｕ）を０．５μｍ
の膜厚に形成し、レジストパターン（図示せず）をマス
クに選択的に除去した後、レジストパターンはアッシン
グ法等により除去される。
１に対して、前面にわたってシリコン酸化膜を形成させ
て第１の絶縁膜２とする０次にこの第１の絶縁膜２上に
スパッタ法によりＡ！もしくはＡｊ！合金例えばアルミ
ニウム、シリコン、銅（Ａｊ！５ｉＣｕ）を０．５μｍ
の膜厚に形成し、レジストパターン（図示せず）をマス
クに選択的に除去した後、レジストパターンはアッシン
グ法等により除去される。
さらにその上にＣＶＤ法によりシリコン酸化膜を０．２
μｍ程度の膜厚に全面に形成する。この後、シラノール
（Ｓ ｉ （ＯＨ） ａ ）をアルコール溶媒にとかし
たＳ ＯＧ （Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）溶液を全
面に塗布し、焼成して絶縁膜を形成させ、さらに全面に
対して再度ＣＶＤ法でシリコン酸化膜を０．８μｍ程度
の膜厚に全面に形成させ、これによりシリコン酸化膜の
多層膜からなる第２の絶縁膜４を得る（第４図（ａ））
。
μｍ程度の膜厚に全面に形成する。この後、シラノール
（Ｓ ｉ （ＯＨ） ａ ）をアルコール溶媒にとかし
たＳ ＯＧ （Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）溶液を全
面に塗布し、焼成して絶縁膜を形成させ、さらに全面に
対して再度ＣＶＤ法でシリコン酸化膜を０．８μｍ程度
の膜厚に全面に形成させ、これによりシリコン酸化膜の
多層膜からなる第２の絶縁膜４を得る（第４図（ａ））
。
この後、写真製版工程を経てレジストパターンを形成し
、こをマスクに水で希釈したフッ化水素溶液で０．２〜
０．３μｍ程度エツチングする０次いで、反応性イオン
エツチング（以下、ＲＩＥという）を施し、選択的に第
２の絶縁膜４の一部を除去する。このとき、第１の配線
膜３の主面はシリコン酸化膜で覆われている。さらにレ
ジストパターンをアッシング法等により除去した後、マ
スクなしでＲＩＥを施し、径の異なるコンタクトホール
８ａ、８ｂを開孔する（第４図℃））。
、こをマスクに水で希釈したフッ化水素溶液で０．２〜
０．３μｍ程度エツチングする０次いで、反応性イオン
エツチング（以下、ＲＩＥという）を施し、選択的に第
２の絶縁膜４の一部を除去する。このとき、第１の配線
膜３の主面はシリコン酸化膜で覆われている。さらにレ
ジストパターンをアッシング法等により除去した後、マ
スクなしでＲＩＥを施し、径の異なるコンタクトホール
８ａ、８ｂを開孔する（第４図℃））。
そして、この第２の絶縁膜４上にスパッタ法によりＡ！
、もしくはＡ１合金９例えばＡｊ！５ｉＣＵを１．０μ
ｍの膜厚に形成し、レジストパターンをマスクに選択的
に除去した後レジストパターンをアッシング法等により
除去し、第２の配線膜６とする。さらにその上にＣＶＤ
法によりシリコン酸化膜を０．２μｍ程度の膜に全面に
形成する。この後ＳＯＧ溶液を塗布し、かつ焼成して絶
縁膜を形成させ、さらに全面に対して再度ＣＶＤ法でシ
リコン酸化膜を０．８μｍ程度の膜に全面に形成させ、
これによりシリコン酸化膜の多層膜からなる第２の絶縁
膜７を得る（第４図（Ｃ））。
、もしくはＡ１合金９例えばＡｊ！５ｉＣＵを１．０μ
ｍの膜厚に形成し、レジストパターンをマスクに選択的
に除去した後レジストパターンをアッシング法等により
除去し、第２の配線膜６とする。さらにその上にＣＶＤ
法によりシリコン酸化膜を０．２μｍ程度の膜に全面に
形成する。この後ＳＯＧ溶液を塗布し、かつ焼成して絶
縁膜を形成させ、さらに全面に対して再度ＣＶＤ法でシ
リコン酸化膜を０．８μｍ程度の膜に全面に形成させ、
これによりシリコン酸化膜の多層膜からなる第２の絶縁
膜７を得る（第４図（Ｃ））。
この後、所定の工程を経て第３図に示した半導体装置構
造を得るのである。
造を得るのである。
ところが、現在用いられている材料、プロセス技術では
、サブミクロン径のコンタクトホールと数ミクロン径の
コンタクトホールを同時に絶縁膜を被覆して埋め込むこ
とは困難である。
、サブミクロン径のコンタクトホールと数ミクロン径の
コンタクトホールを同時に絶縁膜を被覆して埋め込むこ
とは困難である。
例えば現在、最も一般的なＳ ＯＧ （Ｓｐｉｎ Ｏｎ
Ｇｌａｓｓ）膜を用いたプロセスでは、最小径が０．
８μｍの場合、最小径でプロセスを最適化すると１．２
〜２．０μｍ径のコンタクトホールに対してはコンタク
トホール中のＳＯＧ膜が厚くなりＳＯＧ膜の特性から厚
くなった所でのクラックに対する耐性が弱くなる。さら
に３．０μｍ以上のコンタクトホールに対しては、逆に
ＳＯＧの流動性からＳＯＧがたまらずに薄くなり、平坦
化不足を生じると言う大きな問題がある。
Ｇｌａｓｓ）膜を用いたプロセスでは、最小径が０．
８μｍの場合、最小径でプロセスを最適化すると１．２
〜２．０μｍ径のコンタクトホールに対してはコンタク
トホール中のＳＯＧ膜が厚くなりＳＯＧ膜の特性から厚
くなった所でのクラックに対する耐性が弱くなる。さら
に３．０μｍ以上のコンタクトホールに対しては、逆に
ＳＯＧの流動性からＳＯＧがたまらずに薄くなり、平坦
化不足を生じると言う大きな問題がある。
また、最小径より大きな径のコンタクトでプロセスを最
適化すると０．８μｍ径ではコンタクトを完全に埋め込
めずボイドを生じるという別の問題を生じる。
適化すると０．８μｍ径ではコンタクトを完全に埋め込
めずボイドを生じるという別の問題を生じる。
このようにＳＯＧ膜を用いたプロセスではコンタクト径
の大小に対してプロセス余裕が小さく、他のプロセスと
の併用でもプロセス余裕が広がるものの根本的にその性
質が変わらない上、ＳＯＧ膜に変わる安価で量産性に富
んだ材料は他にはない。
の大小に対してプロセス余裕が小さく、他のプロセスと
の併用でもプロセス余裕が広がるものの根本的にその性
質が変わらない上、ＳＯＧ膜に変わる安価で量産性に富
んだ材料は他にはない。
また、さらに従来のものにおいては、コンタクトホール
形成のためのエツチングの際にも問題がある。即ち、サ
ブミクロンのコンタクトホールでは、コンタクトホール
の径によってエツチングレートが変わるマイクロローデ
ィング効果によりエツチングレートがばらつくようにな
る。このため、最小径のコンタクトを開孔するためにエ
ツチング時間を多くする必要があり、この場合逆に大き
なコンタクトホールに対してはオーバーエツチングとな
り、コンタクトの下層配線膜の表面あれが生じたり、さ
らにはスパッタされたＡｌ１による残漬物の発生という
問題を生じる。
形成のためのエツチングの際にも問題がある。即ち、サ
ブミクロンのコンタクトホールでは、コンタクトホール
の径によってエツチングレートが変わるマイクロローデ
ィング効果によりエツチングレートがばらつくようにな
る。このため、最小径のコンタクトを開孔するためにエ
ツチング時間を多くする必要があり、この場合逆に大き
なコンタクトホールに対してはオーバーエツチングとな
り、コンタクトの下層配線膜の表面あれが生じたり、さ
らにはスパッタされたＡｌ１による残漬物の発生という
問題を生じる。
この発明は、従来の上述のような問題を解消するために
なされたもので、その目的は上層配線と下層配線の接触
面積が異なる場合においてもコンタクトホールの径の大
きさにかかわらず、エッチンクフロセスや埋め込みプロ
セスについて均一性。
なされたもので、その目的は上層配線と下層配線の接触
面積が異なる場合においてもコンタクトホールの径の大
きさにかかわらず、エッチンクフロセスや埋め込みプロ
セスについて均一性。
平坦性を確保できる信鯨性の高い半導体装置を提供する
ことを目的とする。
ことを目的とする。
この発明に係る半導体装置は、絶縁膜を介して下層配線
と上層配線とを順次多層に形成し、上下配線間を絶縁膜
に設けたコンタクトホールを介して、複数箇所にて相異
なる接触面積で接続してなるものにおいて、上下層間の
接続を、同程度の径のコンタクトホール１つまたは複数
を用いて行うようにしたものである。
と上層配線とを順次多層に形成し、上下配線間を絶縁膜
に設けたコンタクトホールを介して、複数箇所にて相異
なる接触面積で接続してなるものにおいて、上下層間の
接続を、同程度の径のコンタクトホール１つまたは複数
を用いて行うようにしたものである。
この発明に係る半導体装置においては、上下配線層間の
接続が異なる接触面積にてされるものにおいて、接続の
ためのコンタクトホールの径を全て同程度となるように
制限したので、コンタクトホール形成のためのエツチン
グを同一工程にて行える。
接続が異なる接触面積にてされるものにおいて、接続の
ためのコンタクトホールの径を全て同程度となるように
制限したので、コンタクトホール形成のためのエツチン
グを同一工程にて行える。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体装置の主要構
造を示す断面図である０図において、１〜４．６．７は
従来のものと同じものである。５ａ、５ｂはコンタクト
ホールである。このように構成される半導体装置は次の
ように製造される。
造を示す断面図である０図において、１〜４．６．７は
従来のものと同じものである。５ａ、５ｂはコンタクト
ホールである。このように構成される半導体装置は次の
ように製造される。
即ち、第２図はこの発明の一実施例による半導体装置の
製造工程を示す断面図である。以下、この製造方法を第
２図を用いて説明する。
製造工程を示す断面図である。以下、この製造方法を第
２図を用いて説明する。
まず、主面上にあらかじめ所期の素子部を形成した基板
１に対して、全面にわたってシリコン酸化膜を形成させ
て第１の絶縁膜２とする。
１に対して、全面にわたってシリコン酸化膜を形成させ
て第１の絶縁膜２とする。
次にこの第１の絶縁膜２上にスパッタ法によりＡＩ！、
５ｉＣｕを０．５μｍの膜厚に形成し、レジストパター
ン（図示せず）をマスクに選択的に除去した後、レジス
トパターンをアッシング法等により除去する。
５ｉＣｕを０．５μｍの膜厚に形成し、レジストパター
ン（図示せず）をマスクに選択的に除去した後、レジス
トパターンをアッシング法等により除去する。
さらに、その上にＣＶＤ法によりシリコン酸化膜を０．
２μｍ程度の膜厚に全面に形成する。この後、ＳＯＧ溶
液を塗布し、かつ焼成して絶縁膜を形成させ、さらに全
面に対して再度ＣＶＤ法でシリコン酸化膜を０．８μｍ
程度の膜厚に全面に形成させ、これによりシリコン酸化
膜の多層膜からなる第２の絶縁膜４を得る（第２図（ａ
））。
２μｍ程度の膜厚に全面に形成する。この後、ＳＯＧ溶
液を塗布し、かつ焼成して絶縁膜を形成させ、さらに全
面に対して再度ＣＶＤ法でシリコン酸化膜を０．８μｍ
程度の膜厚に全面に形成させ、これによりシリコン酸化
膜の多層膜からなる第２の絶縁膜４を得る（第２図（ａ
））。
この後、写真製版工程を経てレジストパターン（図示せ
ず）を形成し、これをマスクに水で希釈したフッ化水素
溶液で０゜２〜０６３μｍ程度エツチングする。
ず）を形成し、これをマスクに水で希釈したフッ化水素
溶液で０゜２〜０６３μｍ程度エツチングする。
次いでＲＩＥを施し、選択的に第２の絶縁膜４の一部を
除去する。このとき第１の配線膜３の主面はシリコン酸
化膜で覆われている。さらにレジストパターンをアッシ
ング法等により適宜除去した後、マスクなしでＲＩＥを
施し、径が同程度のコンタクトホール５ａ、５ｂを開孔
する。ここで５ｂは大きなコンタクトホールを分割して
形成したもので、分割したそれぞれコンタクトホールは
、最小径のコンタクトホール５ａと同程度の径を有する
ものとしている（第２図（ロ））。
除去する。このとき第１の配線膜３の主面はシリコン酸
化膜で覆われている。さらにレジストパターンをアッシ
ング法等により適宜除去した後、マスクなしでＲＩＥを
施し、径が同程度のコンタクトホール５ａ、５ｂを開孔
する。ここで５ｂは大きなコンタクトホールを分割して
形成したもので、分割したそれぞれコンタクトホールは
、最小径のコンタクトホール５ａと同程度の径を有する
ものとしている（第２図（ロ））。
そしてこの第２の絶縁膜４上にスパッタ法によりＡｆＳ
ｉＣｕを１．０μｍの膜厚に形成し、レジストパターン
（図示せず）をマスクに選択的に除去した後、レジスト
パターンをアッシング法等により除去し、第２の配線１
１１１６とする。
ｉＣｕを１．０μｍの膜厚に形成し、レジストパターン
（図示せず）をマスクに選択的に除去した後、レジスト
パターンをアッシング法等により除去し、第２の配線１
１１１６とする。
さらに、その上にＣＶＤ法によりシリコン酸化膜を０．
２μｍ程度の膜厚に全面に形成する。この後ＳＯＧ溶液
を塗布し、かつ焼成して絶縁膜を形成させ、さらに全面
に対して再度ＣＶＤ法でシリコン酸化膜を０．８μｍ程
度の膜厚に全面に形成させ、これによりシリコン酸化膜
の多層からなる第３の絶縁膜７を得る（第２図（Ｃ））
。
２μｍ程度の膜厚に全面に形成する。この後ＳＯＧ溶液
を塗布し、かつ焼成して絶縁膜を形成させ、さらに全面
に対して再度ＣＶＤ法でシリコン酸化膜を０．８μｍ程
度の膜厚に全面に形成させ、これによりシリコン酸化膜
の多層からなる第３の絶縁膜７を得る（第２図（Ｃ））
。
この後、所定の工程を経て第３に示した半導体構造を得
るのである。
るのである。
このように本実施例においては最大径のコンタクトホー
ルを最小径程度の複数のコンタクトホールから構成した
ので、全てのコンタクトホールの径が最小径と同程度と
なるように制限され、これにより、マイクロローディン
グ効果による大きさの違うコンタクトホール径でのエツ
チングレートの違いを考慮する必要がなくなる。
ルを最小径程度の複数のコンタクトホールから構成した
ので、全てのコンタクトホールの径が最小径と同程度と
なるように制限され、これにより、マイクロローディン
グ効果による大きさの違うコンタクトホール径でのエツ
チングレートの違いを考慮する必要がなくなる。
また、ＳＯＧ膜を用いたプロセスによるコンタクトホー
ル部の埋め込み、平坦化においては、コンタクトホール
の径が全て最小径のものと同程度の大きさとなったので
、最小径のコンタクトホー埋め込みプロセスにより全て
のコンタクトホールの平坦化を同一工程が行える。
ル部の埋め込み、平坦化においては、コンタクトホール
の径が全て最小径のものと同程度の大きさとなったので
、最小径のコンタクトホー埋め込みプロセスにより全て
のコンタクトホールの平坦化を同一工程が行える。
また埋め込みに対するプロセス的な余裕が小さい場合で
も、コンタクトホール上を第３の絶縁膜７で容易に埋め
込め、かつ十分に平坦化が図れ、クラック耐性不足、平
坦化不足に起因する諸問題を解決できる。
も、コンタクトホール上を第３の絶縁膜７で容易に埋め
込め、かつ十分に平坦化が図れ、クラック耐性不足、平
坦化不足に起因する諸問題を解決できる。
なお、上記実施例の説明においては、第１の絶縁膜２と
してシリコン酸化膜とじてか、材料はリン、ボロンを含
むシリコン酸化膜、シリコン窒化膜、ＳＰＧ膜、Ｔ Ｅ
ＯＳ （Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉ
１ｉｃａｔｅ）に代表される有機シランを用いてＣＶＤ
法により形成されたシリコン酸化膜やそれらを組み合わ
せて形成したものであってもよく、その形成方法、膜厚
も適宜適当に選定してもよい。
してシリコン酸化膜とじてか、材料はリン、ボロンを含
むシリコン酸化膜、シリコン窒化膜、ＳＰＧ膜、Ｔ Ｅ
ＯＳ （Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉ
１ｉｃａｔｅ）に代表される有機シランを用いてＣＶＤ
法により形成されたシリコン酸化膜やそれらを組み合わ
せて形成したものであってもよく、その形成方法、膜厚
も適宜適当に選定してもよい。
また、第２の絶縁膜４．第３の絶縁膜７についても前記
第１の絶縁膜２と同様にその構成、材料は適宜適当に選
定されればよ（、第２の絶縁膜４と第３の絶縁膜７を特
に同じ構造にしなくともよい。
第１の絶縁膜２と同様にその構成、材料は適宜適当に選
定されればよ（、第２の絶縁膜４と第３の絶縁膜７を特
に同じ構造にしなくともよい。
また、上記実施例ではコンタクトホールの開孔のエツチ
ングプロセスもウェットエツチングとＲＩＥの組合せと
したが、特にこれに限定しなくともよく、例えばＲＩＥ
のみで行ってもよい。
ングプロセスもウェットエツチングとＲＩＥの組合せと
したが、特にこれに限定しなくともよく、例えばＲＩＥ
のみで行ってもよい。
さらに、第１の配線膜３はＣＶＤ法で形成した０、４μ
ｍ程度のポリシリコン膜、また第２の配線膜５ａ、５ｂ
はスパッタ法で形成したＡＩ！、５ｉＣＵとしたが、こ
れらの材料はアルミニウム・シリコン（ＡｆＳｉ）、ア
ルミニウム・銅（Ａ／ＩＣｕ）やタングステン（Ｗ）、
モリブデン（Ｍｏ）等高融点金属、それら高融点金属の
シリサイド、さらにそれらを組み合わせて形成したもの
でもよく、形成方法、膜厚はこれに限定されず、適宜適
当に選定するとよい。
ｍ程度のポリシリコン膜、また第２の配線膜５ａ、５ｂ
はスパッタ法で形成したＡＩ！、５ｉＣＵとしたが、こ
れらの材料はアルミニウム・シリコン（ＡｆＳｉ）、ア
ルミニウム・銅（Ａ／ＩＣｕ）やタングステン（Ｗ）、
モリブデン（Ｍｏ）等高融点金属、それら高融点金属の
シリサイド、さらにそれらを組み合わせて形成したもの
でもよく、形成方法、膜厚はこれに限定されず、適宜適
当に選定するとよい。
以上の詳述したように、この発明に係る半導体装置によ
れば、基板上に多層配線構造を有する半導体素子を構成
させてなる半導体装置において、コンタクトホールの最
大径を最小径程度に制限したので、従来、種々の大きさ
のコンタクトホール径の存在により生じていたエツチン
グレート、埋め込み、平坦化の諸問題を解決でき、マス
ク、工程を増やすことなく、信韻性の高い半導体装置が
得られる効果がある。
れば、基板上に多層配線構造を有する半導体素子を構成
させてなる半導体装置において、コンタクトホールの最
大径を最小径程度に制限したので、従来、種々の大きさ
のコンタクトホール径の存在により生じていたエツチン
グレート、埋め込み、平坦化の諸問題を解決でき、マス
ク、工程を増やすことなく、信韻性の高い半導体装置が
得られる効果がある。
第１図はこの発明の一実施例による半導体装置の断面図
、第２図（ａ）〜（Ｃ）はこの発明に係る半導体装置の
製造工程を示す断面図、第３図は従来の半導体装置の断
面図、第４図（ａ）〜（Ｃ）は従来の半導体装置の製造
工程を示す断面図である。 図において、１は半導体基板、２は第１の絶縁膜、３は
第１の配線、４は第２の絶縁膜、５ａ。 ５ｂはコンタクトホール、６は第２の配線、７は第３の
絶縁膜である。 なお図中同一符号は同−又は相当部分を示す。
、第２図（ａ）〜（Ｃ）はこの発明に係る半導体装置の
製造工程を示す断面図、第３図は従来の半導体装置の断
面図、第４図（ａ）〜（Ｃ）は従来の半導体装置の製造
工程を示す断面図である。 図において、１は半導体基板、２は第１の絶縁膜、３は
第１の配線、４は第２の絶縁膜、５ａ。 ５ｂはコンタクトホール、６は第２の配線、７は第３の
絶縁膜である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）半導体基板上に絶縁膜を介して順次多層に配線層
を有し、少なくとも上層配線と下層配線とが異なる接触
面積でコンタクトホールを介して接続されてなる、多層
配線構造を有する半導体装置において、 上記上層配線と下層配線との接続は、同程度のコンタク
トホール１つまたは複数を用いてなされていることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16102490A JPH0449638A (ja) | 1990-06-18 | 1990-06-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16102490A JPH0449638A (ja) | 1990-06-18 | 1990-06-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449638A true JPH0449638A (ja) | 1992-02-19 |
Family
ID=15727139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16102490A Pending JPH0449638A (ja) | 1990-06-18 | 1990-06-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449638A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086801A (ja) * | 2001-09-13 | 2003-03-20 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
-
1990
- 1990-06-18 JP JP16102490A patent/JPH0449638A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086801A (ja) * | 2001-09-13 | 2003-03-20 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
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