JP4007912B2 - アンチフューズの製造方法および隣接し合う導電性領域を選択的に電気的接続するアンチフューズの製造方法 - Google Patents
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Description
本発明は、アンチフューズの製造方法、および隣接し合う導電性領域を選択的に電気的接続するアンチフューズに関する。
【0002】
フューズは、通常、集積回路に集積され、集積回路に対して特定の個別設定を実行するために、回路が完成した後、特定の処置によって分離され得る導電性接続であると理解され得る。この場合、フューズは、供給電圧が不在であってもその設定を維持する。すなわち、これらのフューズは、通常、2つの接点が持続的に物理的接続するか、または分離するという点で特徴付けられる。いわゆるレーザフューズが、最も一般的である。レーザフューズは、所望の設定に依存するレーザビームを用いて提供され得る薄い相互接続路によって形成され、結果として、導電性接続が切断される。
【0003】
アンチフューズは、例えば、Addison Wesley Longman Inc.による「Application−Specific Integrated Circuits」Ch.4.1、1997年に開示される。アンチフューズは、従来のフューズの逆である。すなわち、これらのフューズは、最初は開いているスイッチが、適切な処置によって、すなわち、プログラミング電流の印加によって閉じられ得る構成を有する。アンチフューズは、通常、2つの導電性接点間に薄い絶縁層を含む。アンチフューズは、プログラミング電圧が印加された後、絶縁層が導電性にされることによって切り換えられる。
【0004】
集積されたアンチフューズは、通常、接点または相互接続路上に付与される誘電層を含み、この層上にさらに接触領域が位置する。このようなアンチフューズ構造は、通常、領域全体にわたって堆積される誘電層によって生成され、その後、リソグラフィによって規定されるフューズ領域内の層を除いて、ドライエッチング(RIE:反応性イオンエッチング)によって、実質的に、全領域にわたって再び除去される。従って、誘電性材料を含むアイランドは、接触層上に残存する。この方法の場合、RIEプロセスによって誘電層が取り除かれた、下部の相互接続面の接点または相互接続路に作用が及ぼされ、この層の表面は、望ましくない態様で変更される。
【0005】
従って、本発明の目的は、アンチフューズを製造するための改善された方法を提供することである。
【0006】
本目的は、請求項1による方法によって達成される。さらなる有利な実施形態が従属請求項において提示される。
【0007】
本発明によって、隣接し合う導電性領域を選択的に電気的接続するアンチフューズが製造される。これは、最初に、基板の非導電性領域に位置する犠牲層が第1の導電性領域の表面に付与されることによって行なわれる。この犠牲層は、最初に、例えば、フォトグラフィ法を用いてパターニングされ、第1の導電性領域上に窓が作成される。フューズ層は、このようにしてパターニングされた犠牲層に付与される。このフューズ層は、好適には、誘電層である。次に犠牲層を除去する間、この犠牲層は、その上に堆積されたフューズ層と共に除去され、予め犠牲層に導入された窓の領域においてのみフューズ層が残存する。非導電層は、この上に付与され、この層に接触開口部が提供され、この接触開口部の中に導電性材料が導入され、第2の導電性領域が形成される。
【0008】
この製造方法は、開導電性領域が作用および損傷を受け得るエッチング法または別の有害なプロセスに、いかなる時点においても曝されないという利点を有する。さらに、この方法は、簡単な製造方法であり、この方法を用いて、標準的接点およびアンチフューズ接点が、プロセスシーケンスにおいて簡単に、一緒に製造され得る。
【0009】
特定の実施形態において、フューズ層は誘電性材料から形成され、さらに、接触層を有する。この接触層を介して、フューズの誘電性材料と第2の導電性領域の誘電性材料との間に接点が作製される。これは、接触開口部を非導電層に導入する工程の間、接触層がエッチングストップ層として用いられ得るという利点を有する。従って、コンタクトホールを作製するエッチングプロセスが過剰に長い場合に、エッチングによって誘電層が貫通されて、その後、第1の導電性領域と第2の導電性領域との間に電気的接続が作製され、従って、フューズ接点が形成されないという状態を回避することが可能である。
【0010】
好適な実施形態において、犠牲層の除去は、フューズ層の犠牲層の表面を、CMP法(化学機械的研磨)を用いて、予め空けておく工程を包含する。結果として、犠牲層は、次の選択的エッチングプロセスに、より容易に移行することが可能である。このエッチングプロセスにおいて、エッチング剤がフューズ層に作用しないように選択され得る。犠牲層上に位置するフューズ層がCMP法によって除去されなかった場合、フューズ層および犠牲層を一緒に除去するエッチングプロセスの前に、さらに、マスキング工程を実施することが重要である。その後、第1の導電性領域上のフューズ層をエッチングプロセスから保護するために、マスキング工程が必要である。なぜなら、エッチング層および犠牲層をエッチングするためにエッチング剤が用いられるからである。
【0011】
本発明は、添付の図面を参照して、より詳細に説明される。
【0012】
これらの図に示される構造は、縮尺どおりではない。
【0013】
図1に示される製造方法は、標準的プレーナ技術を用いて好適に処理された基板材料上で実施される。この技術の場合、個別のプロセスのシーケンスは、ウェハ表面上の領域全体にそれぞれ作用し、適切なマスキング層によって半導体材料を局所的に的確に変更させる。
【0014】
用いられた出発材料は、好適には、実質的にシリコンを含む事前処理された基板ウェハ(図示せず)であり、この表面上に酸化物層1が位置し、この酸化物層に、タングステンを含む導電性領域2、2’が導入され、この導電性領域の表面は露出している。犠牲層3は、このようにして事前処理された基板の表面に付与される。犠牲層3は、BPSG、BSG、ポリシリコン、アモルファスシリコン、Al、Ti、TiN、またはエッチング化学に応じて、これに従って異なった材料を含み得る。犠牲層3は、好適には、フォトリソグラフィプロセスを用いてパターニングされる。この場合、フォトレジスト層4が犠牲層3に付与され、フォトグラフィによってパターニングされ、従って、犠牲層3は、アンチフューズ構造が形成されることが予定される導電性領域2、2’にわたってフォトレジスト層4によって覆われない。
【0015】
図1bに示されるように、レジスト層4におけるこの窓によって、犠牲層3は、導電性領域2の表面まで下方に下がって露出される。フォトレジスト層4は、その後、除去され、誘電層5および接触作製層6は、実質的に、この領域にわたって付与される。誘電層5は、好適には、Si3N4、SiONまたはSiO2等の誘電性材料を含むが、他の誘電制材料を用いることも可能である。接触作製層6は、導電性であり、誘電層5への安定した接続を形成する材料を含む。
【0016】
次の工程(図1c)において、犠牲層3の表面の誘電層5、および接触作製層6は、CMP法(化学機械的研磨)によって除去され、ここで、接触作製層は、犠牲層3上に位置する。犠牲層3が予め除去された窓内の層5、6が残存する。従って、犠牲層3に覆われていない、誘電層5および接触作製層6が導電性領域2上の領域に配置された構造が取得される。誘電層5および接触作製層6は、さらに、エッチング法によって除去され得、導電性領域2上の領域は、その後、層5、6がエッチング工程によって除去されないようにマスキングされる必要がある。
【0017】
図1dは、犠牲層3が除去され、次に酸化物層7が付与された後に作製された構造を図示する。この場合、用いられる材料に依存して、犠牲層3は、H2SO4/HF含有溶液またはそれに匹敵するエッチング剤用いてエッチングされ得る。
【0018】
酸化物層7において、その後、図1eに図示されるように、接触接続が作製されるべき位置にて、フォトリソグラフィによるマスキング、およびこれに続くエッチングを用いて窓が提供される。この窓は、酸化物層7を完全に貫通して延びるか、または接触作製層6まで延びるが、これは、酸化物層の下に位置する導電性領域2’の簡単な接触接続が作製されることが予定されるのか、アンチフューズ構造が形成されることが予定されるのかに依存する。エッチング法またはエッチングプロセスのエッチング剤は、アンチフューズ構造の場合、エッチング時間によって規定された態様で、酸化物層7がエッチングによって貫通された後、または接触作製層6に到達した後のどちらかにエッチングプロセスが終了するように選択される。この場合、接触作製層6は、エッチングストップ層として利用されるので、誘電層5は、エッチングにより貫通されることから保護される。接触作製層への低抵抗性接続を形成する、例えば、タングステン等の導電性材料が、その後、このように製造された接触作製開口部に導入される。表面からアクセス可能な接点8、8’は、このようにして形成される。
【0019】
従って、上述の方法シーケンスから見出し得るように、標準的接点2’、8’およびアンチフューズ接点2、8の両方を、1つの製造方法によって同時に製造することが可能である。この場合、導電性領域2、2’は、最初に、犠牲層3によって領域全体が保護され、後から、アンチフューズ構造が製造されるべき領域のみが露出され、誘電層が提供される。結果として、導電性領域がエッチングプロセスに曝され、これにより作用および損傷を受けるという状態を回避することが可能である。接触開口部を酸化物層に導入し、接触開口部を導電性材料で充填する次のプロセスは、標準的接点およびアンチフューズ構造を製造するためのものと同じである。
【0020】
好適な製造方法において、誘電層はSi3N4を含み、犠牲層は、BPSGまたはBSGを含み、この誘電層は、湿式化学剥離法を用いて、H2SO4/HF含有溶液により除去される。BPSGまたはBSGの場合、H2SO4/HF含有溶液のエッチングレートは、Si3N4の場合よりも著しく高いため、犠牲層3は、事実上、誘電層5を損なうことなく除去され得る。
【0021】
本発明による製造方法に関しては、接触作製層6を設ける必要がない。しかしながら、この層は、導電性領域8の接触作製開口部用のエッチングストップ層として適切である。これにより、誘電層5は、エッチングにより貫通されることから保護され得る。しかしながら、適切なエッチング化学を用いることによって、誘電層5それ自体がそのようなエッチングストップ層を含み得、その結果、接触作製層6の使用が不必要になることが考えられ得る。
【0022】
図2は、上述の方法により製造されたアンチフューズを図で示す。アンチフューズは第1の導電性領域2を有し、この領域は、基板上の酸化物層1に埋め込まれる。誘電性フューズ層5は、この第1の導電性領域上に配置され、第1の導電性領域2を覆う。正確な位置合わせは必要でない。フューズ層5上には、接触作製層6が配置される。この接触作製層は、プロセスの理由で設けられる。この層は、主に、次のプロセス工程においてフューズ層2を破壊または損傷することを回避する。接触作製層6上には、酸化物層7が配置され、この酸化物層内に、接触作製層6まで到達する接触開口部が配置され、この開口部に、例えば、タングステン等の導電性材料8が導入される。当然のことながら、場合によっては、導電層2の下に設けられ得る導電性領域と接触する、さらなる導電性領域が設けられてもよい。
【0023】
上記の記載、図面および請求項において開示される本発明の特徴は、本発明を種々の構成にて実現するために、個別にても、任意の所望の組み合わせにおいても重要である。
【図面の簡単な説明】
【図1a】 図1aは、アンチフューズを製造するプロセスの図であり、プロセスの後の、本発明による半導体構造の断面図を示す。
【図1b】 図1bは、アンチフューズを製造するプロセスの図であり、プロセスの後の、本発明による半導体構造の断面図を示す。
【図1c】 図1cは、アンチフューズを製造するプロセスの図であり、プロセスの後の、本発明による半導体構造の断面図を示す。
【図1d】 図1dは、アンチフューズを製造するプロセスの図であり、プロセスの後の、本発明による半導体構造の断面図を示す。
【図1e】 図1eは、アンチフューズを製造するプロセスの図であり、プロセスの後の、本発明による半導体構造の断面図を示す。
【図2】 図2は、図1に示された本発明の方法により製造されたアンチフューズを示す模式図である。
Claims (7)
- 隣接する導電性領域(2、8)を選択的に電気的接続するアンチフューズを製造する方法であって、
該方法は、
第1の導電性領域(2)が形成された酸化物層(1)の表面に犠牲層(3)を形成することと、
該犠牲層(3)をパターニングすることにより、該第1の導電性領域(2)の上方の該犠牲層(3)に開口部が形成されることと、
少なくとも該犠牲層(3)における該開口部の領域に少なくともフューズ層(5)を形成することと、
化学機械的研磨法(CMP法)を用いて、該犠牲層(3)の表面上の該フューズ層(5)を除去することと、
該犠牲層(3)を除去することと、
該酸化物層(1)の表面と該フューズ層(5)の表面とに非導電層(7)を形成することと、
該第1の導電性領域(2)の上方の該非導電層(7)に開口部を導入することと、
第2の導電性領域(8)を形成するために、該開口部に導電性材料を導入することと
を包含する、方法。 - 前記フューズ層(5)は、誘電性材料から形成される、請求項1に記載の方法。
- 前記少なくともフューズ層(5)を形成することは、フューズ層(5)を形成することと、該フューズ層(5)の上に接触層(6)を形成することとを包含する、請求項1〜2のいずれか一項に記載の方法。
- 前記フューズ層(5)は、Si3N4、SiONおよび/またはSiO2の群からの材料のうちの1つ以上から形成される、請求項1〜3のいずれか一項に記載の方法。
- 前記犠牲層(3)は、BPSG、BSG、Poly−Si、a−Si、Al、Ti、TiNの群からの材料のうちの1つから形成される、請求項1〜4のいずれか一項に記載の方法。
- 前記犠牲層(3)は、H2SO4/HF含有溶液を用いて除去される、請求項1〜5のいずれか一項に記載の方法。
- 前記導電性領域(2、8)のうちの少なくとも1つは、タングステンから形成される、請求項1〜6のいずれか一項に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10043215A DE10043215C1 (de) | 2000-09-01 | 2000-09-01 | Verfahren zur Herstellung einer Antifuse, Antifuse zur selektiven elektrischen Verbindung von benachbarten leitenden Bereichen und integrierte Schaltung mit einer Antifuse |
PCT/EP2001/009427 WO2002019426A1 (de) | 2000-09-01 | 2001-08-16 | Verfahren zur herstellung einer antifuse und antifuse zur selektiven elektrischen verbindung von benachbarten leitenden bereichen |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004508715A JP2004508715A (ja) | 2004-03-18 |
JP4007912B2 true JP4007912B2 (ja) | 2007-11-14 |
Family
ID=7654708
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002524223A Expired - Fee Related JP4007912B2 (ja) | 2000-09-01 | 2001-08-16 | アンチフューズの製造方法および隣接し合う導電性領域を選択的に電気的接続するアンチフューズの製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6716678B2 (ja) |
EP (1) | EP1314201A1 (ja) |
JP (1) | JP4007912B2 (ja) |
KR (1) | KR100508889B1 (ja) |
DE (1) | DE10043215C1 (ja) |
TW (1) | TWI226104B (ja) |
WO (1) | WO2002019426A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7067896B2 (en) * | 2002-11-13 | 2006-06-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Microelectronic fabrication having edge passivated bond pad integrated with option selection device access aperture |
US8030736B2 (en) * | 2009-08-10 | 2011-10-04 | International Business Machines Corporation | Fin anti-fuse with reduced programming voltage |
CN115811882A (zh) * | 2021-09-14 | 2023-03-17 | 联华电子股份有限公司 | 半导体结构 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0590527A (ja) * | 1991-09-27 | 1993-04-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US5449947A (en) * | 1993-07-07 | 1995-09-12 | Actel Corporation | Read-disturb tolerant metal-to-metal antifuse and fabrication method |
US5592016A (en) * | 1995-04-14 | 1997-01-07 | Actel Corporation | Antifuse with improved antifuse material |
US5759876A (en) * | 1995-11-01 | 1998-06-02 | United Technologies Corporation | Method of making an antifuse structure using a metal cap layer |
US5602053A (en) * | 1996-04-08 | 1997-02-11 | Chartered Semidconductor Manufacturing Pte, Ltd. | Method of making a dual damascene antifuse structure |
US5856213A (en) * | 1996-07-25 | 1999-01-05 | Vlsi Technology, Inc. | Method of fabricating a programmable function system block using two masks and a sacrificial oxide layer between the bottom metal and an amorphous silicon antifuse structure |
US5811870A (en) * | 1997-05-02 | 1998-09-22 | International Business Machines Corporation | Antifuse structure |
US5904507A (en) * | 1998-02-23 | 1999-05-18 | National Semiconductor Corporation | Programmable anti-fuses using laser writing |
US6245663B1 (en) * | 1998-09-30 | 2001-06-12 | Conexant Systems, Inc. | IC interconnect structures and methods for making same |
DE10121240C1 (de) * | 2001-04-30 | 2002-06-27 | Infineon Technologies Ag | Verfahren zur Herstellung für eine integrierte Schaltung, insbesondere eine Anti-Fuse, und entsprechende integrierte Schaltung |
TW508788B (en) * | 2001-11-12 | 2002-11-01 | United Microelectronics Corp | Production method of anti-fuse |
-
2000
- 2000-09-01 DE DE10043215A patent/DE10043215C1/de not_active Expired - Fee Related
-
2001
- 2001-08-16 WO PCT/EP2001/009427 patent/WO2002019426A1/de active IP Right Grant
- 2001-08-16 KR KR10-2003-7001624A patent/KR100508889B1/ko not_active IP Right Cessation
- 2001-08-16 JP JP2002524223A patent/JP4007912B2/ja not_active Expired - Fee Related
- 2001-08-16 EP EP01958074A patent/EP1314201A1/de not_active Withdrawn
- 2001-08-31 TW TW090121644A patent/TWI226104B/zh not_active IP Right Cessation
-
2003
- 2003-03-03 US US10/378,243 patent/US6716678B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR100508889B1 (ko) | 2005-08-18 |
TWI226104B (en) | 2005-01-01 |
US20030157752A1 (en) | 2003-08-21 |
JP2004508715A (ja) | 2004-03-18 |
KR20030020441A (ko) | 2003-03-08 |
DE10043215C1 (de) | 2002-04-18 |
US6716678B2 (en) | 2004-04-06 |
EP1314201A1 (de) | 2003-05-28 |
WO2002019426A1 (de) | 2002-03-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061002 |
|
A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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