CN115811882A - 半导体结构 - Google Patents
半导体结构 Download PDFInfo
- Publication number
- CN115811882A CN115811882A CN202111073572.9A CN202111073572A CN115811882A CN 115811882 A CN115811882 A CN 115811882A CN 202111073572 A CN202111073572 A CN 202111073572A CN 115811882 A CN115811882 A CN 115811882A
- Authority
- CN
- China
- Prior art keywords
- semiconductor
- layer
- conductive
- conductive structure
- trapping layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 239000012212 insulator Substances 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 210000000746 body region Anatomy 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 136
- 239000000463 material Substances 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 229910021332 silicide Inorganic materials 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 10
- 239000004020 conductor Substances 0.000 description 9
- 239000011810 insulating material Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 239000002356 single layer Substances 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 101710178035 Chorismate synthase 2 Proteins 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101710152694 Cysteine synthase 2 Proteins 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- -1 but not limited to Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
- G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
- H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开一种半导体结构，包括绝缘体上半导体基底、第一导电结构以及第二导电结构。绝缘体上半导体基底包括底部基底、设置在埋入式绝缘层上的埋入式绝缘层、设置在埋入式绝缘层上的半导体层以及设置在底部基底与埋入式绝缘层之间的高捕捉层。第一导电结构的至少一部分以及第二导电结构的至少一部分设置在高捕捉层中。高捕捉层的一部分设置在第一导电结构与第二导电结构之间，且第一导电结构、第二导电结构以及设置在第一导电结构与第二导电结构之间的高捕捉层为一反熔丝结构的至少一部分。
Description
技术领域
本发明涉及一种半导体结构，尤其是涉及一种包括反熔丝结构的半导体结构。
背景技术
反熔丝(anti-fuse)相对于熔丝是一种在熔断后两端短路的元件。当反熔丝在断开状态时，反熔丝的两端之间具有很高的电阻值。通过在反熔丝的两端施加高电压，可打穿位于反熔丝的两端之间的绝缘层而形成短路(即使得电阻值下降)。因此，反熔丝适合应用于编程存储器中，而使用反熔丝的编程存储器由于具有一次式编程(One-TimeProgramming，OTP)的特性，可在保密性上提供较佳的保护。
发明内容
本发明提供了一种半导体结构，利用绝缘体上半导体基底中的高捕捉层搭配导电结构来形成反熔丝结构，由此达到与其他形成在绝缘体上半导体基底上的半导体装置制作工艺整合的效果。
本发明的一实施例提供一种半导体结构，包括一绝缘体上半导体(semiconductoron insulator，SOI)基底、一第一导电结构以及一第二导电结构。绝缘体上半导体基底包括一底部基底、一埋入式绝缘层、一半导体层以及一高捕捉层(trap rich layer)。埋入式绝缘层设置在底部基底上，半导体层设置在埋入式绝缘层上，而高捕捉层设置在底部基底与埋入式绝缘层之间。第一导电结构的至少一部分设置在该高捕捉层中，第二导电结构的至少一部分设置在该高捕捉层中，且高捕捉层的一部分设置在第一导电结构与第二导电结构之间。第一导电结构、第二导电结构以及设置在第一导电结构与第二导电结构之间的高捕捉层为一反熔丝结构的至少一部分。
附图说明
图1为本发明第一实施例的半导体结构的示意图；
图2为本发明一实施例的反熔丝结构的上视示意图；
图3为本发明另一实施例的反熔丝结构的上视示意图；
图4为本发明第二实施例的半导体结构的示意图；
图5为本发明第三实施例的半导体结构的示意图。
主要元件符号说明
10 绝缘体上半导体基底
12 底部基底
13 绝缘层
14 高捕捉层
16 埋入式绝缘层
18 半导体层
18A 体区
22 隔离结构
24 硅化物层
26 硅化物层
28 介电层
32 阻障层
34 导电材料
42 介电层
50 金属线
52 阻障层
54 导电材料
101 半导体结构
102 半导体结构
103 半导体结构
AF 反熔丝结构
BS 底表面
CS1 第一导电结构
CS2 第二导电结构
CT1 接触结构
CT2 接触结构
D1 第一方向
D2 第二方向
D3 第三方向
DS 距离
GS 栅极结构
LDD 轻掺杂区
SD 源极/漏极掺杂区
SP1 间隙壁
SP2 间隙壁
TK1 厚度
TK2 厚度
TK3 厚度
TR 晶体管结构
TS 上表面
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1。图1所绘示为本发明第一实施例的半导体结构101的示意图。如图1所示，半导体结构101包括一绝缘体上半导体(semiconductor on insulator，SOI)基底10、一第一导电结构CS1以及一第二导电结构CS2。绝缘体上半导体基底10包括一底部基底12、一埋入式绝缘层16、一半导体层18以及一高捕捉层(trap rich layer)14。埋入式绝缘层16设置在底部基底12上，半导体层18设置在埋入式绝缘层16上，而高捕捉层14设置在底部基底12与埋入式绝缘层16之间。第一导电结构CS1的至少一部分设置在高捕捉层14中，且第二导电结构CS2的至少一部分设置在高捕捉层14中。高捕捉层14的一部分设置在第一导电结构CS1与第二导电结构CS2之间，且第一导电结构CS1、第二导电结构CS2以及设置在第一导电结构CS1与第二导电结构CS2之间的高捕捉层14为一反熔丝(anti-fuse)结构AF的至少一部分。
在一些实施例中，具有高捕捉层14的绝缘体上半导体基底10可用于形成射频(radiofrequency，RF)元件，而高捕捉层14在高频使用下能捕捉溢散于元件中的电子，由此提高射频元件的使用表现。换句话说，高捕捉层14的材料组成不同于绝缘体上半导体基底10中的底部基底12的材料组成与埋入式绝缘层16的材料组成，且高捕捉层14对于溢散电子的捕捉能力高于绝缘体上半导体基底10中的底部基底12与埋入式绝缘层16。在本发明中，可利用将两个导电端(例如上述的第一导电结构CS1与第二导电结构CS2)设置在高捕捉层14中而形成具有部分的高捕捉层14的反熔丝结构AF，由此整合反熔丝结构AF以及其他形成在绝缘体上半导体基底10上的半导体装置的制作工艺，进而达到制作工艺整合或/及制作工艺简化的效果。
在一些实施例中，高捕捉层14可为高电阻材料，例如高捕捉层14的电阻可高于或等于108欧姆，但并不以此为限。通过对第一导电结构CS1与第二导电结构CS2施加适当的电压，可使得位于第一导电结构CS1与第二导电结构CS2之间的高捕捉层14内被捕捉的电子数增加而导致此部分的高捕捉层14的电阻值降低，从而实现反熔丝结构的操作状况。在一些实施例中，反熔丝结构AF可具有一次式编程(One-Time Programming，OTP)的特性而被利用在存储器结构中，但并不以此为限。举例来说，反熔丝结构AF在被编程之前的高电阻状态可被读取而被视为信号0，而反熔丝结构AF在被编程之后的低电阻状态可被读取而被视为信号1，但并不以此为限。在一些实施例中，高捕捉层14可包括多晶硅、氧化硅(例如SiOx，且x介于0.1至2之间)、氮化硅(例如SiNy，且y介于0.1至2之间)、氮氧化硅(例如SiOxNy，且x与y分别介于0.1至2之间)或其他不同于底部基底12与埋入式绝缘层16的材料且具有相对较高的捕捉电子能力。举例来说，高捕捉层14可为一未掺杂的多晶硅层，而此多晶硅层相对于底部基底12(例如硅基底)与埋入式绝缘层16(例如氧化物绝缘层)可具有较高的捕捉电子能力。此外，通过高捕捉层14的材料选择、第一导电结构CS1与第二导电结构CS2在高捕捉层14中的深度控制或/及第一导电结构CS1与第二导电结构CS2之间在高捕捉层14中的距离控制，可形成具有所需特性的反熔丝结构AF。
在一些实施例中，第一导电结构CS1与第二导电结构CS2之间在一水平方向(例如图1中所示的第二方向D2)上的距离DS可大于或等于0.2微米且小于或等于5微米，由此使第一导电结构CS1与第二导电结构CS2之间具有足够的高捕捉层14来进行上述的反熔丝操作，且避免第一导电结构CS1与第二导电结构CS2之间的距离过大而造成反熔丝操作上的困扰(例如需要过高的电压才能达到所需效果)。举例来说，在使用未掺杂的多晶硅层形成高捕捉层14且控制第一导电结构CS1与第二导电结构CS2之间距离的设计下，对第一导电结构CS1与第二导电结构CS2之间施加约20伏特至60伏特的电压差可使得反熔丝结构AF的电阻明显下降(例如可达到约5个数量级的电阻差异)而达到编程效果，而在编程之后的反熔丝结构AF的电阻可与测试电压之间呈现线性相关(linear correlation)而无长回(growback)等相关问题，故使得反熔丝结构AF可被视为具有一次式编程(OTP)的特性。
在一些实施例中，一垂直方向(例如图1中所示的第一方向D1)可被视为底部基底12的厚度方向，底部基底12在第一方向D1上可具有相对的一上表面TS与一底表面BS，而上述的高捕捉层14、埋入式绝缘层16、半导体层18以及反熔丝结构AF可设置在上表面TS的一侧。与第一方向D1大体上正交的水平方向(例如图1中所示的第二方向D2或/及第三方向D3)可大体上与底部基底12的上表面TS或/及底表面BS平行，但并不以此为限。此外，在本文中所述在垂直方向(例如第一方向D1)上相对较高的位置或/及部件与底部基底12的底表面BS之间在第一方向D1上的距离可大于在第一方向D1上相对较低的位置或/及部件与底部基底12的底表面BS之间在第一方向D1上的距离，各部件的下部或底部可比此部件的上部或顶部在第一方向D1上更接近底部基底12的底表面BS，在某个部件之上的另一部件可被视为在第一方向D1上相对较远离底部基底12的底表面BS，而在某个部件之下的另一部件可被视为在第一方向D1上相对较接近底部基底12的底表面BS，但并不以此为限。
在一些实施例中，第一导电结构CS1与第二导电结构CS2可分别在第一方向D1上贯穿绝缘体上半导体基底10的半导体层18与埋入式绝缘层16，从而部分设置在高捕捉层14中且直接接触高捕捉层14。换句话说，在一些实施例中，第一导电结构CS1与第二导电结构CS2之间在第二方向D2上的距离DS可等于设置在第一导电结构CS1与第二导电结构CS2之间的高捕捉层14在第二方向D2上的长度。在一些实施例中，高捕捉层14可直接连接底部基底12与埋入式绝缘层16，底部基底12可包括一硅基底或其他适合材料所形成的基底，且高捕捉层14的电阻率可高于底部基底12的电阻率，但并不以此为限。埋入式绝缘层16可包括氧化物绝缘层例如埋入式氧化层(buried oxide，BOX)或其他适合的绝缘材料，而半导体层18可包括含硅的半导体层(例如单晶硅半导体层)或其他种类的半导体材料。此外，底部基底12可当作在制造过程中的高电阻载板而需具有较厚的厚度，而高捕捉层14则需具有一定的厚度以捕捉溢散电子，故高捕捉层14的厚度TK2可小于底部基底12的厚度TK1，且高捕捉层14的厚度TK2可大于埋入式绝缘层16的厚度TK3，但并不以此为限。
在一些实施例中，半导体结构101可还包括一隔离结构22、一栅极结构GS、多个源极/漏极掺杂区SD、多个轻掺杂区LDD以及一介电层28。隔离结构22可设置在半导体层18中，用以在半导体层18中定义出一晶体管结构TR的一体区18A，且隔离结构22可包括单层或多层的绝缘材料例如氧化物绝缘材料与氮氧化物绝缘材料，但并不以此为限。在一些实施例中，半导体层18的一部分可为晶体管结构TR的体区18A，栅极结构GS可设置在体区18A上，而源极/漏极掺杂区SD与轻掺杂区LDD可设置在半导体层18中并与体区18A相邻。栅极结构GS、轻掺杂区LDD、源极/漏极掺杂区SD以及体区18A可形成晶体管结构TR，而介电层28可设置在绝缘体上半导体基底10上且覆盖晶体管结构TR。在一些实施例中，源极/漏极掺杂区SD与轻掺杂区LDD可分别为掺杂有N型掺杂物或P型掺杂物的掺杂区，栅极结构GS可包括一栅极介电层(未绘示)以及一栅极电极(未绘示)设置在栅极介电层上，栅极介电层可包括氧化物层例如氧化硅层或其他适合的介电材料，而栅极电极可包括非金属栅极例如多晶硅栅极或其他适合的导电材料所形成栅极。此外，介电层28可包括多层的介电材料例如氧化硅、氮化硅、氮氧化硅、低介电常数(low dielectric constant，low-k)材料或其他适合的介电材料。
在一些实施例中，第一导电结构CS1与第二导电结构CS2可分别在第一方向D1上贯穿隔离结构22与介电层28，而第一导电结构CS1与第二导电结构CS2可分别通过隔离结构22而与半导体层18在物理上以及电性上互相分离，故反熔丝结构AF可因此与晶体管结构TR电性分离。在一些实施例中，晶体管结构TR可为射频切换装置，而高捕捉层14可在射频切换装置进行高频操作的状况下捕捉溢散电子，但并不以此为限。此外，在一些实施例中，反熔丝结构AF与晶体管结构TR可分别设置在绝缘体上半导体基底10的不同区域上且彼此电性分离，而反熔丝结构AF的第一导电结构CS1与第二导电结构CS2之间可没有设置主动元件(例如晶体管)以避免彼此之间的操作干扰，但并不以此为限。
请参阅图1至图3。图2所绘示为本发明一实施例的反熔丝结构的上视示意图，而图3所绘示为本发明另一实施例的反熔丝结构的上视示意图。如图1所示，在一些实施例中，第一导电结构CS1与第二导电结构CS2可分别包括一阻障层32以及设置在阻障层32上的导电材料34。阻障层32可包括钛、氮化钛、钽、氮化钽或其他适合的阻障材料，而导电材料34可包括电阻率相对较低的导电材料例如铜、铝、钨等，但并不以此为限。在一些实施例中，第一导电结构CS1与第二导电结构CS2可被视为反熔丝结构AF中位于两端的电极，且第一导电结构CS1与第二导电结构CS2可视设计需要而分别具有柱状、线状、墙状或其他适合的形状。
如图1与图2所示，在一些实施例中，第一导电结构CS1与第二导电结构CS2可分别沿与底部基底12的厚度方向(例如第一方向D1)正交的一方向(例如第三方向D3)上延伸而被视为一墙状结构，而在此设计下可在维持第一导电结构CS1与第二导电结构CS2之间的距离DS的状况下增加位于第一导电结构CS1与第二导电结构CS2之间的高捕捉层14，由此提升反熔丝结构AF的操作稳定度，但并不以此为限。此外，如图1与图3所示，在一些实施例中，第一导电结构CS1与第二导电结构CS2可分别沿第一方向D1上延伸而被视为一柱状结构，由此设计方式可缩小反熔丝结构AF在第一方向D1上的所占面积，从而可提高反熔丝结构AF或/及其他元件的设置密度，但并不以此为限。此外，上述图2与图3中的第一导电结构CS1与第二导电结构CS2的形状设计也可视需要应用于本发明的其他实施例中。
如图1所示，在一些实施例中，半导体结构101可还包括一间隙壁SP1、一间隙壁SP2、一接触结构CT1、一接触结构CT2、一硅化物层24、一硅化物层26、一介电层42以及一金属线50。间隙壁SP1与间隙壁SP2可设置在栅极结构GS的侧壁上，用以在制作工艺中辅助形成轻掺杂区LDD与源极/漏极掺杂区SD，且间隙壁SP1与间隙壁SP2可分别包括单层或多层的绝缘材料例如氧化硅、氮化硅或其他适合的绝缘材料。硅化物层24与硅化物层26可分别设置在源极/漏极掺杂区SD以及栅极结构GS上，而接触结构CT1与接触结构CT2可分别贯穿介电层28并通过硅化物层24与硅化物层26而与源极/漏极掺杂区SD以及栅极结构GS电性连接。硅化物层24与硅化物层26可分别包括钴-金属硅化物(cobalt-silicide)、镍-金属硅化物(nickel-silicide)或其他适合的金属硅化物。在一些实施例中，接触结构CT1、接触结构CT2以及反熔丝结构AF中的第一导电结构CS1与第二导电结构CS2可通过相同制作工艺或/及材料一并形成而具有相同的材料组成，但并不以此为限。
介电层42可设置在介电层28上，且介电层42可包括单层或多层的介电材料例如氧化硅、氮化硅、氮氧化硅、低介电常数材料或其他适合的介电材料。金属线50可设置在介电层42中，金属线50的一部分可与第一导电结构CS1电性连接，而金属线50的另一部分可与第二导电结构CS2电性连接，由此对反熔丝结构AF进行相关操作。在一些实施例中，金属线50可被视为反熔丝结构AF的一部分，而金属线50可与对应晶体管结构TR的互连结构(未绘示)以相同制作工艺一并形成，但并不以此为限。在一些实施例中，金属线50可包括一阻障层52以及设置在阻障层52上的导电材料54。阻障层52可包括钛、氮化钛、钽、氮化钽或其他适合的阻障材料，而导电材料54可包括电阻率相对较低的导电材料例如铜、铝、钨等，但并不以此为限。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图4。图4所绘示为本发明第二实施例的半导体结构102的示意图。如图4所示，在半导体结构102中，第一导电结构CS1与第二导电结构CS2可分别在第一方向D1上贯穿介电层28、隔离结构22、埋入式绝缘层16以及高捕捉层14，故第一导电结构CS1与第二导电结构CS2可分别直接接触底部基底12。通过使第一导电结构CS1与第二导电结构CS2在第一方向D1上贯穿高捕捉层14，可增加位于第一导电结构CS1与第二导电结构CS2之间的高捕捉层14，从而提升反熔丝结构AF的操作稳定度，特别是当位于第一导电结构CS1与第二导电结构CS2之间的高捕捉层14在被编程之后的电阻可明显低于位于第一导电结构CS1与第二导电结构CS2之间的底部基底12的电阻时。此外，通过使第一导电结构CS1与第二导电结构CS2在第一方向D1上贯穿高捕捉层14，也可降低在第一导电结构CS1或/及第二导电结构CS2在高捕捉层14中的深度控制发生偏差时所产生的负面影响，对于反熔丝结构AF的特性控制或/及制作工艺宽容度上有正面帮助。
请参阅图5。图5所绘示为本发明第三实施例的半导体结构103的示意图。如图5所示，半导体结构103可还包括一绝缘层13设置在高捕捉层14与底部基底12之间。绝缘层13可包括氧化物绝缘层或其他适合的绝缘材料，且绝缘层13的材料组成可不同于高捕捉层14的材料组成，而绝缘层13可用以进一步隔离反熔丝结构AF与其他部件(例如形成在底部基底12中的其他主动(有源)元件或/及被动(无源)元件，未绘示)，但并不以此为限。
综上所述，在本发明的半导体结构中，可利用将第一导电结构与第二导电结构设置在高捕捉层中而形成具有部分的高捕捉层的反熔丝结构，由此整合反熔丝结构以及其他形成在绝缘体上半导体基底上的半导体装置的制作工艺，进而达到制作工艺整合或/及制作工艺简化的效果。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (20)
1.一种半导体结构，包括：
绝缘体上半导体基底，包括：
底部基底；
埋入式绝缘层，设置在该底部基底上；
半导体层，设置在该埋入式绝缘层上；以及
高捕捉层，设置在该底部基底与该埋入式绝缘层之间；
第一导电结构，其中该第一导电结构的至少一部分设置在该高捕捉层中；以及
第二导电结构，其中该第二导电结构的至少一部分设置在该高捕捉层中，该高捕捉层的一部分设置在该第一导电结构与该第二导电结构之间，且该第一导电结构、该第二导电结构以及设置在该第一导电结构与该第二导电结构之间的该高捕捉层为反熔丝结构的至少一部分。
2.如权利要求1所述的半导体结构，其中该第一导电结构与该第二导电结构分别直接接触该高捕捉层。
3.如权利要求1所述的半导体结构，其中该高捕捉层的电阻高于或等于108欧姆。
4.如权利要求1所述的半导体结构，其中该高捕捉层的电阻率高于该底部基底的电阻率。
5.如权利要求1所述的半导体结构，其中该高捕捉层包括多晶硅、氧化硅、氮化硅或氮氧化硅。
6.如权利要求1所述的半导体结构，其中该高捕捉层包括一未掺杂的多晶硅层。
7.如权利要求1所述的半导体结构，其中该高捕捉层的厚度小于该底部基底的厚度。
8.如权利要求1所述的半导体结构，其中该高捕捉层直接连接该底部基底与该埋入式绝缘层。
9.如权利要求1所述的半导体结构，其中该第一导电结构与该第二导电结构分别在垂直方向上贯穿该埋入式绝缘层。
10.如权利要求1所述的半导体结构，其中该第一导电结构与该第二导电结构分别在垂直方向上贯穿该半导体层。
11.如权利要求1所述的半导体结构，还包括：
隔离结构，设置在该半导体层中，其中该第一导电结构与该第二导电结构分别在垂直方向上贯穿该隔离结构。
12.如权利要求1所述的半导体结构，其中该第一导电结构与该第二导电结构分别在垂直方向上贯穿该高捕捉层。
13.如权利要求12所述的半导体结构，其中该第一导电结构与该第二导电结构分别直接接触该底部基底。
14.如权利要求1所述的半导体结构，其中该第一导电结构与该第二导电结构之间在水平方向上的距离大于或等于0.2微米且小于或等于5微米。
15.如权利要求1所述的半导体结构，还包括：
绝缘层，设置在该高捕捉层与该底部基底之间。
16.如权利要求1所述的半导体结构，其中该第一导电结构与该第二导电结构分别沿与该底部基底的厚度方向正交的方向上延伸。
17.如权利要求1所述的半导体结构，其中该半导体层的一部分为晶体管结构的体区，且该半导体结构还包括介电层设置在该绝缘体上半导体基底上且覆盖该晶体管结构。
18.如权利要求17所述的半导体结构，其中该第一导电结构与该第二导电结构分别在垂直方向上贯穿该介电层。
19.如权利要求17所述的半导体结构，其中该晶体管结构为射频切换装置。
20.如权利要求17所述的半导体结构，其中该反熔丝结构与该晶体管结构电性分离。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111073572.9A CN115811882A (zh) | 2021-09-14 | 2021-09-14 | 半导体结构 |
| US17/502,026 US11923373B2 (en) | 2021-09-14 | 2021-10-14 | Semiconductor structure |
| TW111130203A TW202312350A (zh) | 2021-09-14 | 2022-08-11 | 半導體結構 |
| US18/424,888 US20240170490A1 (en) | 2021-09-14 | 2024-01-29 | Semiconductor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111073572.9A CN115811882A (zh) | 2021-09-14 | 2021-09-14 | 半导体结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115811882A true CN115811882A (zh) | 2023-03-17 |
Family
ID=85479529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111073572.9A Pending CN115811882A (zh) | 2021-09-14 | 2021-09-14 | 半导体结构 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US11923373B2 (zh) |
| CN (1) | CN115811882A (zh) |
| TW (1) | TW202312350A (zh) |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354695A (en) | 1992-04-08 | 1994-10-11 | Leedy Glenn J | Membrane dielectric isolation IC fabrication |
| US5641985A (en) * | 1994-09-29 | 1997-06-24 | Kawasaki Steel Corporation | Antifuse element and semiconductor device having antifuse elements |
| DE10043215C1 (de) * | 2000-09-01 | 2002-04-18 | Infineon Technologies Ag | Verfahren zur Herstellung einer Antifuse, Antifuse zur selektiven elektrischen Verbindung von benachbarten leitenden Bereichen und integrierte Schaltung mit einer Antifuse |
| US6700176B2 (en) | 2002-07-18 | 2004-03-02 | Broadcom Corporation | MOSFET anti-fuse structure and method for making same |
| US7638855B2 (en) | 2005-05-06 | 2009-12-29 | Macronix International Co., Ltd. | Anti-fuse one-time-programmable nonvolatile memory |
| US8124429B2 (en) * | 2006-12-15 | 2012-02-28 | Richard Norman | Reprogrammable circuit board with alignment-insensitive support for multiple component contact types |
| US20080157267A1 (en) * | 2006-12-29 | 2008-07-03 | Texas Instruments | Stacked Printed Devices on a Carrier Substrate |
| US8004059B2 (en) | 2007-01-12 | 2011-08-23 | International Business Machines Corporation | eFuse containing SiGe stack |
| JP5525694B2 (ja) | 2007-03-14 | 2014-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| US8085571B2 (en) * | 2008-01-09 | 2011-12-27 | Eugene Robert Worley | High density prom |
| CN102473674B (zh) * | 2009-07-09 | 2015-08-12 | 株式会社村田制作所 | 反熔丝元件 |
| US9129687B2 (en) | 2009-10-30 | 2015-09-08 | Sidense Corp. | OTP memory cell having low current leakage |
| US8471356B2 (en) * | 2010-04-16 | 2013-06-25 | International Business Machines Corporation | Programmable anti-fuse structures with conductive material islands |
| US8913449B2 (en) | 2012-03-11 | 2014-12-16 | Shine C. Chung | System and method of in-system repairs or configurations for memories |
| US8552548B1 (en) * | 2011-11-29 | 2013-10-08 | Amkor Technology, Inc. | Conductive pad on protruding through electrode semiconductor device |
| US8884398B2 (en) | 2013-04-01 | 2014-11-11 | United Microelectronics Corp. | Anti-fuse structure and programming method thereof |
| US9431339B2 (en) * | 2014-02-19 | 2016-08-30 | International Business Machines Corporation | Wiring structure for trench fuse component with methods of fabrication |
| WO2016028266A1 (en) * | 2014-08-19 | 2016-02-25 | Intel Corporation | Mos antifuse with void-accelerated breakdown |
| US11121081B2 (en) * | 2019-10-18 | 2021-09-14 | Nanya Technology Corporation | Antifuse element |
| US11605639B2 (en) * | 2020-06-15 | 2023-03-14 | Taiwan Semiconductor Manufacturing Company Limited | One-time-programmable memory device including an antifuse structure and methods of forming the same |
| US11658115B2 (en) * | 2021-04-26 | 2023-05-23 | Nanya Technology Corporation | Semiconductor device with copper-manganese liner and method for forming the same |
-
2021
- 2021-09-14 CN CN202111073572.9A patent/CN115811882A/zh active Pending
- 2021-10-14 US US17/502,026 patent/US11923373B2/en active Active
-
2022
- 2022-08-11 TW TW111130203A patent/TW202312350A/zh unknown
-
2024
- 2024-01-29 US US18/424,888 patent/US20240170490A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US11923373B2 (en) | 2024-03-05 |
| TW202312350A (zh) | 2023-03-16 |
| US20240170490A1 (en) | 2024-05-23 |
| US20230082878A1 (en) | 2023-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8076673B2 (en) | Recessed gate dielectric antifuse | |
| KR100385408B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US7868363B2 (en) | Semiconductor component arrangement comprising a trench transistor | |
| US5889306A (en) | Bulk silicon voltage plane for SOI applications | |
| JPH10500253A (ja) | 自己増幅ダイナミックｍｏｓトランジスタメモリセルを有する装置の製法 | |
| KR20080047445A (ko) | 실리콘 게르마늄을 가진 프로그래머블 퓨즈 | |
| US11315918B2 (en) | Semiconductor structure and semiconductor layout structure | |
| US20230299171A1 (en) | Semiconductor device with reduced flicker noise | |
| US20090224295A1 (en) | Mos transistor manufacturing | |
| US20240282808A1 (en) | Ldmos having multiple field plates and associated manufacturing method | |
| US7312119B2 (en) | Stacked capacitor and method of fabricating same | |
| US5932917A (en) | Input protective circuit having a diffusion resistance layer | |
| CN110349953A (zh) | 包括双极晶体管的集成电路 | |
| US10037914B2 (en) | Semiconductor transistor device and fabrication method thereof | |
| CN109638010B (zh) | 射频切换装置以及其制作方法 | |
| US5965928A (en) | Semiconductor device with MOS capacitor and fabrication method thereof | |
| CN112289927A (zh) | 开关器件及其制造方法，相变随机存储器 | |
| CN115811882A (zh) | 半导体结构 | |
| US12119400B2 (en) | Semiconductor transistor device and method of manufacturing the same | |
| US6011289A (en) | Metal oxide stack for flash memory application | |
| CN114141772B (zh) | 半导体结构及其制作方法、控制方法 | |
| CN115188765B (zh) | 半导体结构、半导体结构的制造方法和编程方法 | |
| US6420745B2 (en) | Nonvolatile ferroelectric memory and its manufacturing method | |
| CN111164755B (zh) | 形成晶体管的方法及形成存储器单元阵列的方法 | |
| CN115224034A (zh) | 一次性可编程存储器结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |