JPH10500253A - 自己増幅ダイナミックｍｏｓトランジスタメモリセルを有する装置の製法 - Google Patents

Abstract

(57)【要約】 それぞれ選択トランジスタ、メモリトランジスタ及びダイオード構造体を含み、この場合、選択トランジスタ及びメモリトランジスタは、共通のノード（２０）を介して直列で接続されておりかつダイオード構造体（１１）は、共通のノードとメモリトランジスタのゲート電極（１０）との間で接続されている、自己増幅ダイナミックＭＯＳトランジスタメモリセルを有する装置を製造するために、選択トランジスタ及びメモリトランジスタは、垂直なＭＯＳトランジスタとして形成される。このために、特にＬＰＣＶＤ−エピタキシーもしくは分子線エピタキシーによって、ドープされた領域（２、３、４）に相応する垂直な配列が形成され、この垂直な配列の中に溝（５、６）が形成されかつゲート誘電体（７、８）及びゲート電極（９、１０）が施与される。絶縁構造体は、溝（１４、１７、１９）によって形成される。

Description

【発明の詳細な説明】 自己増幅ダイナミックＭＯＳトランジスタ メモリセルを有する装置の製法 あるメモリ世代から次のメモリ世代へとチップ１枚あたりのメモリ密度が増大 するに伴い、ダイナミック半導体メモリセルの面積は、常に縮小化してきた。そ の上、４メガビット−メモリ世代からは、三次元構造が必要となっている。６４ メガビット−メモリ世代からは、記憶容量は、殆ど減少させることはできない値 に到達しており、その結果、ほぼ一定の容量が、縮小されたセル面積上で形成さ れなければならない。このことは、著しい技術的な出費となる。従って、ダイナ ミック半導体メモリセルに対して、信号負荷(Signall adung)のレベルが記憶容 量の大きさによって決定されないという要求が課せられる。 上記要求は、信号負荷が記憶コンデンサによってではなく、供給電圧源によっ て提供されるメモリセルによって満たされる。この場合には、記憶コンデンサ中 に、メモリセルの読み出しの際にスイッチング素子を、供給電圧源とビット線(B itleitung)の間の導電接続が形成されるように活性化する比較的小さな１つの電 荷のみを蓄積するだけで十分である。この種のメモリセルは、自己増幅(selbstv erstaerkende)メモリセル もしくは利得メモリセル(Gain Memory Cells)と呼称される。 T．Tsuchiya他著、IEEE Electr．Dev．Lett．(1982)，EDL-3，7頁及びT．Tsuc hiya他著、IEEE Trans．Electr．Dev．(1982)，ED-29，1713頁から、障壁層−電 界効果型トランジスタを有する自己増幅メモリセルは、公知である。蓄積された 電荷は、この種のメモリセルの場合にはｐｎ接合の空間電荷領域の拡大を制御す る。該セルが帯電している場合には、空間電荷領域は、該空間電荷領域が電圧源 とビット線の間の電流路を絞断する程度に拡大される。これに対して電荷が該セ ル中に蓄積されない場合には、該電流路は、絞断されずかつ電圧源からビット線 への電流が流れることができる。このセルの種類の場合には、十分な電流量なら びに確実な障壁を相応する帯電の際に保証するために、ｐｎ接合及び電流路を形 成する半導体領域は、僅かな許容差のみを有していればよい。さらに、情報の書 き込みには付加的な線路が必要とされる。 K．Terada他著、IEEE Trans．Electr．Dev．(1982)，ED-29，1301頁から、Ｄ ＭＯＳトランジスタを有する自己増幅メモリセルは、公知である。この場合には 、プレーナＭＯＳトランジスタ及びＤＭＯＳトランジスタは、相互に集積される 。ＤＭＯＳトランジスタの基板中には、情報を表わす電荷が蓄積される。基板の 帯電状態に依存してＤＭＯＳトランジスタは、２つの 異なるしきい値電圧を帯びる。このセルの種類の場合には、ワード線上で正及び 負の電圧が必要である。さらにレベルは、読み出しの際に論理的な「０」と「１ 」とを区別することができる程度に著しく正確に調整されなければならない。 T．N．Blalock他著、Symp．VLSI Circuits Dig．Tech．Pap．（1990）13頁か ら、三トランジスタセル(Dreitransistorzelle)から開発されかつ読み出しに使 用される第三のトランジスタが省略されている二トランジスタメモリセル(Zweit ransistorspeicherzelle)は、公知である。第三のトランジスタの代わりに、メ モリトランジスタの状態は、マトリクス状に配置された導線によって応答を求め られる。この種のセルは、二重マトリクス(Doppelmatrix)という意味においてセ ルの区画(Zellenfeld)上に置かれなければならない４つの導線を必要とする。セ ル１個につき４個の接点が必要であり、このことによってセル面積の縮小が制限 される。さらに、２つのトランジスタのソース領域及びドレイン領域は、例えば 小さなセル面積に対して必要であった、ドープされた共通の領域によって実施す ることはできない。 ＭＯＳトランジスタ及びバイポーラトランジスタを有する自己増幅メモリセル は、例えば、K．Sunouchi他著、IEDM Tech．Dig．(1991)，465頁によって公知で ある。このメモリセルの場合には、寄生バイポーラ トランジスタの増幅作用が利用される。このことによって記憶コンデンサの必要 とされる容量は、著しく縮小することができる。このことは、該バイポーラトラ ンジスタが寄生素子であるために、メモリセルに必要である再現可能性をもって 実施することはできない。メモリセル中での、最小設計の規則に従ったバイポー ラトランジスタの集積によって、結果的に比較的大きなセル面積となる。 国際公開番号ＷＯ ９２／０１２８７及びW．H．Krautsschneider他著、Proc ．ESSDERC（1991），367頁から、選択トランジスタ(Auswahltransistor)及びメ モリトランジスタ(Speichertransistor)を含む自己増幅ダイナミックＭＯＳトラ ンジスタ−メモリセルは、公知である。このメモリセルの場合には、電荷は、メ モリトランジスタのゲート−静電容量(Gate-Kapazitaet)及びソース−静電容量( Source-Kapazitaet)に蓄積される。この２つのトランジスタは、直列で接続され ており、かつ共通のドレイン−ソース領域を有している。この共通のドレイン− ソース領域は、ダイオード構造体を介してメモリトランジスタのゲート電極と接 続されている。読み出しの際にメモリトランジスタは、蓄積された情報に応じて ターンオンされ、かつこのことによって供給電圧からビット線への電流回路を閉 鎖する。このセルの種類の場合には、選択トランジスタ及びメモリトランジスタ は、直列に接続されており、 その結果、信号の読み出しに特別な導線は必要ではない。 本発明の課題は、メモリセルの面積をさらに縮小することができる、自己増幅 ダイナミックＭＯＳトランジスタ−メモリセルの製法を記載することである。 上記課題は、本発明によれば、請求項１に記載された方法によって解決される 。本発明のさらなる発展は、残りの請求項によって明示される。 本発明の方法の場合には、シリコン基板は、ドープされた領域の垂直な配列が 施与されており、この配列は、少なくとも第一のドープされた領域、第二のドー プされた領域及び第三のドープされた領域を垂直なＭＯＳトランジスタのソース 領域、チャネル領域及びドレイン領域のために有している。ドープされた領域の この垂直な配列の場合には、選択トランジスタ及びメモリトランジスタは、それ ぞれの場合に上記の第一の領域中にまで達している溝がエッチングにより形成さ れること及び該溝の表面にそれぞれの場合にゲート誘電体及びゲート電極が施与 されていることによって実施されている。 ２つの溝の間にもう１つ別の溝が形成され、この溝は、第一のドープされた領 域、第二のドープされた領域及び第三のドープされた領域を分断する。この溝中 には絶縁構造体が形成され、この絶縁構造体は、第一のドープされた領域及び第 二のドープされた領域をそ れぞれの場合に相互に絶縁された２つの部分に分離する。この別の溝によって分 離された、第三のドープされた領域の部分同士は、接続構造体によって電気的に 相互に接続される。 一方の端子が第三のドープされた領域と導電接続されており、かつもう一方の 端子がゲート電極のうちの１つと導電接続されているダイオード構造体が形成さ れる。 メモリトランジスタは、上記装置の場合には第一のドープされた領域、第二の ドープされた領域、第三のドープされた領域及びダイオード構造体と接続された ゲート電極によって形成される。選択トランジスタは、他のゲート電極、第一の ドープされた領域、第二のドープされた領域及び第三のドープされた領域によっ て形成される。接続構造体を有する第三のドープされた領域は、選択トランジス タとメモリトランジスタの共通のソース−ドレイン領域を形成する。ダイオード 構造体は、メモリトランジスタのゲート電極における帯電の場合には相対的に高 い電流量が生じ、かつ放電の場合には相対的に低い電流量が生じる程度に寸法決 定される。 第一のドープされた領域の、選択トランジスタに属する部分は、メモリセルの マトリクス状の装置の場合にはビット線を形成し、第一のドープされた領域の、 メモリトランジスタに属する部分は、供給線を形成す る。ビット線並びにメモリトランジスタは、該構造体の場合には埋め込まれてお り、かつ付加的な面積を必要としない。 メモリセルのマトリクス状の装置の場合には、ビット線及び供給線と交差する ワード線は、構造体の表面に接して形成される。ワード線に沿って隣接するメモ リセルは、有利に鏡像対称的に構成され、この場合、直接隣接するそれぞれ２個 のメモリセルは、共通のワード線接点を有する。 有利に、第一の電導形(Leitfaehigkeitstyp)によってドープされているシリコ ン基板は、使用される。この基板上に第一のドープされた領域の形成のために、 第一の電導形と反対の第二の電導形によってドープされたシリコン層がエピタキ シャル成長する。第二のドープされた領域の形成のために、第一の電導形によっ てドープされたシリコン層は、ＬＰＣＶＤ−エピタキシーもしくは分子線エピタ キシーによって施与される。第三のドープされた領域の形成のために、第二の電 導形によってドープされたシリコン層は、ＬＰＣＶＤ−エピタキシーもしくは分 子線エピタキシーによって施与される。ＬＰＣＶＤ−エピタキシーは、低圧化学 蒸着(Low Pressure Chemical Vapour Deposition)の略である。 ダイオード構造体をショットキーダイオードとして、ゲート電極において活性 である静電容量の、帯電の 場合の低い抵抗値及び放電の場合の高い抵抗値が生じるように形成することは、 本発明の範囲内にある。このために、ゲート電極は、例えば、ドープされたポリ シリコン及び該ポリシリコン上に析出した金属、例えばアルミニウムからなる層 から形成される。 選択的に、ダイオード構造体は、ｎ⁺ｐ−ダイオードとして形成される。この ために、有利に第二のゲート電極は、ドープされたポリシリコンから形成され、 かつ相応するドープされたポリシリコン構造体が施与される。ドープされたポリ シリコン構造体及びゲート電極は、共同でダイオード構造体である。この実施態 様は、現行のＶＬＳＩ技術における集積に関して有利とされる。ドープされたポ リシリコン構造体と第三のドープされた領域との後からの接続の簡易化のために 、ドープされたポリシリコン構造体の表面に金属珪化物層を施与することは、本 発明の範囲内である。金属珪化物層は、有利にセルフ・アライメント方法（selb stjustierenden Prozess)で製造される。 それぞれにＭＯＳトランジスタのソース／ドレイン領域を形成する、第一のド ープされた領域及び第三のドープされた領域のドーピング物質濃度は、１０¹⁹ｃ ｍ^-3以上のドーピング物質濃度で高ドープされ、チャネル領域を形成する第二の ドープされた領域のドーピング物質濃度は、１０¹⁸ｃｍ^-3と同じかもしくはこれ より小さく調整される。第一及び第二のゲート電極の 形成のために、熱酸化が７００〜８００℃で実施される。この場合には、ゲート 誘電体は、チャネル領域として使用される弱ドープされた領域と比較して数倍の 厚さを有する高ドープされた領域上に形成される。ソース／ドレイン領域の表面 に接するゲート誘電体のより大きな厚さは、重複静電容量(Ueberlappkapazitaet en)の減少を生じさせる。 次に、本発明を実施例及び図につき詳説する。 図１は、ドープされた領域の垂直な配列を有するシリコン基板を示している。 図２は、選択トランジスタ及びメモリトランジスタのためのゲート誘電体及び ゲート電極が施与されている溝の形成後のシリコン基板を示している。 図３は、ダイオード構造体の形成後のシリコン基板を示している。 図４は、選択トランジスタとメモリトランジスタの間にありかつ隣接するメモ リセルについても同様である絶縁溝の形成後のシリコン基板を示している。 図５は、第三のドープされた領域とダイオード構造体との接続構造体の形成後 のシリコン基板を示している。 図６は、ワード線接点の形成後のシリコン基板を示している。 図７は、本発明によって製造されたメモリセルの装置の平面図を示している。 図８は、本発明による方法によって製造されたメモリセルの等価回路図を示し ている。 例えば、ドーピング物質濃度１０¹⁶ｃｍ^-3でｐ−ドープされているシリコン基 板１上にｎ⁺−ドープされた層２を、ドーピング物質濃度３×１０¹⁹ｃｍ^-3でエ ピタキシャル成長させる（図１参照）。この第一のドープされたシリコン層２を 例えば３００ｎｍの厚さで施与する。 第一のドープされたシリコン層２上に、例えば、ドーピング物質濃度８×１０¹⁷ ｃｍ^-3でｐ−ドープされている第二のドープされたシリコン層３を施与し、か つこの上に、ドーピング物質濃度３×１０¹⁹ｃｍ³でｎ⁺−ドープされている第三 のドープされたシリコン層４を施与する。第二のドープされたシリコン層３及び 第三のドープされたシリコン層４をそれぞれ約１５０ｎｍの厚さでエピタキシャ ル方法、即ちＬＰＣＶＤ−エピタキシーもしくは分子線エピタキシーを用いて生 じさせる。ＬＰＣＶＤ−エピタキシー（これは低圧化学蒸着(Low Pressure Chem ical Vapour Deposition)の略である）を、例えばシラン及びジボランもしくは アルシンを用いて温度７００〜９００℃及び圧力２〜２００ミリバールで行なう 。分子線エピタキシーを有利に温度５２０℃及び圧力５×１０^-10ミリバールで 行なう。 マスク（図示されていない）の使用下で、異方性エ ッチングによって第一の溝５及び第二の溝６を生じさせ、これら溝は、それぞれ 第一のドープされた層２の中にまで達している（図２参照）。７００〜８００℃ での熱酸化によって、第一の溝５の壁及び底に接して、ＳｉＯ₂からなる第一の ゲート誘電体７を生じさせ、かつ第二の溝８の壁及び底に接して、ＳｉＯ₂から なる第一のゲート誘電体８を生じさせる。第一のドープされた層２、及び第三の ドープされた層４のドーピング物質濃度によって条件づけられて、第一のゲート 誘電体７及び第二のゲート誘電体８はそれぞれ、第二のドープされた層３の表面 に接するところでは、第一のドープされた層２並びに第三のドープされた層４に 接するところよりほぼ三分の一減少された厚さで成長する。インシトゥ(in situ )でｎ⁺−ドープされたポリシリコンを用いた充填によって、第一の溝５中で第一 のゲート電極９を生じさせ、かつ第二の溝６中で第二のゲート電極１０を生じさ せる。 第二のゲート電極１０をバック・エッチング処理(rueckaetzen)し、その結果 、このゲート電極は、その高さにおいてほぼ第二のドープされた層３の高さで終 わっている（図３参照）。この場合には、残りの表面をマスクでエッチングの攻 撃から保護する（図示されていない）。第二のゲート電極１０の上に拡散障壁層 １０ａを施与する。この拡散障壁層１０ａを例えば１ｎｍの厚さの著しく薄い酸 化物層もしくは例えば１ｎ ｍの厚さの著しく薄い珪化物層から形成する。引き続き、第二の溝６中で、イン シトゥ(in situ)でドープされたｐ−ポリシリコンを用いた充填によって、ドー プされたポリシリコン構造体１１を生じさせ、このポリシリコン構造体は、第二 の溝を本質的に充填する。第二のゲート電極１０の表面上の拡散障壁層１０ａは 、第二のゲート電極中への、ポリシリコン構造体１１のドープされたドーピング 物質の外への拡散(Ausdiffusion)を阻止する。 後からの接続の簡易化のために、ドープされたポリシリコン構造体１１にセル フ・アライメントする金属珪化物層１２を施与する。第一の溝５と第二の溝６の 間に第三の溝１３を生じさせ、この溝は、基板１の中にまで達している。第三の 溝１３は、第一のドープされた領域２、第二のドープされた領域３及び第三のド ープされた領域４を分断する。第三の溝１３に、例えばＳｉＯ₂からなる第一の 絶縁構造体１４を施与し、この絶縁構造体は、少なくとも、第二のドープされた 層３の高さにまで達している（図４参照）。 同時に、第一の溝５の内側で第四の溝１５を生じさせ、かつ第二の溝６の内側 で第五の溝１６を生じさせる。第四の溝１５及び第五の溝１６は、それぞれ、基 板１の中にまで達しており、かつ第一の溝５ないしは第二の溝６より低い位置で それぞれ第一のドープされた層２を分断する。 第四の溝１５に、例えばＳｉＯ₂からなる第二の絶縁構造体１７を施与し、こ の絶縁構造体は、その高さにおいて、第一のゲート電極９の高さにまで達してい る。さらに、第四の溝１５中の残った空間をｎ⁺−ドープされたポリシリコン構 造体１８で充填し、このポリシリコン構造体は、第四の溝１５によって分離され た、第一のゲート電極９の部分同士を電気的に相互に接続する。 第五の溝１６に、例えばＳｉＯ₂からなる第三の絶縁構造体１９を施与し、こ の絶縁構造体は、第五の溝１６を完全に充填する。第五の溝１６中の第三の絶縁 構造体１９は、第二のゲート電極１０、拡散障壁層１０ａ、ドープされたポリシ リコン構造体１１及び金属珪化物層１２をそれぞれ相互に絶縁された２つの部分 に分断する。 第三の溝１３中で、第一の絶縁構造体１４より高い位置で、例えばｎ−ドープ されたポリシリコンからなる接続構造体２０を生じさせ、この接続構造体は、第 三の溝１３によって分離された、第三のドープされた層４の部分を電気的に相互 に接続する。有利に、接続構造体２０は、第三のドープされた層４の表面で平滑 に終わっている。 第一のドープされた層２、第二のドープされた層３、第三のドープされた層４ 及び第一のゲート電極９の、第三の溝１３と第四の溝１５の間に位置する部分は 、選択トランジスタを形成している。第一のドープされた層２、第二のドープさ れた層３、第三のドープされた層４及び第二のゲート電極８の、第三の溝１３と 第五の溝１６の間に位置する部分は、メモリトランジスタを形成している。選択 トランジスタ及びメモリトランジスタは、共通のソース−ドレイン領域を有して おり、このソース−ドレイン領域は、第三のドープされた層４の相応する部分及 び接続構造体２０によって形成されている。通常、選択トランジスタ及びメモリ トランジスタは、第一の絶縁構造体１４によって相互に分離されている。側面で はメモリセルは、第四の溝１５及び第五の溝１６によって境界とされている。第 四の溝１５及び第五の溝１６には、それぞれの場合に鏡像的に位置する、通常、 同じように構成されたメモリセルが隣接している。 ドープされたポリシリコン構造体１１及び第二のゲート電極１０は、ｐｎ⁺− ダイオードを形成しており、このｐｎ⁺−ダイオードによって、この実施例の場 合には、ダイオード構造体が形成されており、このダイオード構造体は、共通の ソース／ドレイン領域４、２０と第二のゲート電極１０の間を接続する。ｐｎ⁺ −ダイオード１０、１１間の電気的な接続のために、例えばｎ−ドープされたポ リシリコンストリップ２１を形成し、このポリシリコンストリップは、金属珪化 物層１２の表面並びに、第三の溝１３と第五の溝１６ の間の第三のドープされた層４と接続している（図５参照）。 第三の溝１３、第四の溝１５並びに第五の溝１６は、メモリセル装置全体を通 って、図面に対して垂直に延びている。第三の溝１３、第四の溝１５及び第五の 溝１６を横切って延びる第六の溝を形成し、この溝は、第一のドープされた層２ の中にまで、例えば第二のドープされた層３に対する境界面の下１００ｎｍにま で、達しており、かつ第四の絶縁構造体２２（図７参照）で充填されている。第 六の溝は、図５及び図６に示された図面の範囲外で例えば、第三の溝１３に対し て直角に延びている。破線２３として、図５及び図６には第六の溝の深さが示さ れている。第四の絶縁構造体２２は、第三の溝１３に沿って隣接した選択トラン ジスタないしはメモリトランジスタを絶縁している。この場合には第三の溝１３ と第四の溝１５との間に配置された選択トランジスタは、第三の溝１３と第四の 溝１５との間にかつ第六のドープされた層２３の下に配置された、第一のドープ された層の部分によって、電気的に相互に接続されており、この部分は、ビット 線２ａとして作用する。 第三の溝１３と第五の溝１６との間に配置されたメモリトランジスタは、第三 の溝１３と第五の溝１６との間で第六の溝２３の下に配置された、共通の供給線 ２ｂを形成する、第二のドープされた層の部分を介し て電気的に相互に接続されている。 完全に平滑に、例えばＴＥＯＳ−ＳｉＯ₂から得られた不活性化層２４を施与 する。この不活性化層２４に第一のゲート電極９への接点孔をあけ、かつ適当な 材料、例えばタングステンで充填することによってワード線接点２５を施与すえ させる。この場合には第一のゲート電極９に隣接する、同じ第一の溝５中に配置 されているメモリセルは、共通のワード線接点２５を施与する（図６参照）。ワ ード線接点２５は、例えばアルミニウム金属化によって配線される（図示されて いない）。 埋め込まれたビット線２ａと供給電圧線２ｂを、メモリセルのグリッド寸法(R astermass)より本質的に大きな間隔をおいて、接点孔によって接続する。 上層としてそれぞれの場合に第二の溝６中に配置されているダイオード構造体 が上記メモリセル中でｐｎ接合として形成されているので、ダイオード構造体は 、プレーナ仕上げ段階の際に加工することができ、この場合、このことによって メモリセルの全体面積が拡大されることはない。 さらに、本発明による製法によって製造されたメモリセルの面積の需要は、ビ ット線２ａ及び供給電圧線２ｂが層構造体の形で埋め込まれていることによって 小さく維持される。このことによって、ビット線もしくは供給電圧の供給のため のさらなる配線面は、不必 要となる。 第六の溝に沿って配置された、隣接するメモリセルがそれぞれの場合に鏡像対 称的に構成されているために、埋め込まれたビット線２ａは、ビット線対の形で 延びている。従って、この構想の場合には「オープン(open)」並びに「フォール デッド(folded)」のビット線構造(Bitleitungsarchitekuturen)は、形成するこ とができる。 上記の例から外れて、第一のドープされた層２のエピタキシャル施与の後にＳ ｉＯ₂層を厚さ約５００〜８００ｎｍで、後からのトランジスタの絶縁のために 施与することができる。このＳｉＯ₂層中に、活性トランジスタ領域のための孔 をエッチングし、この孔を、選択的エピタキシーによってそれぞれの場合に第二 のドープされた層及び第三のドープされた層で充填する。パターン化されたＳｉ Ｏ₂層は、この変法の場合には絶縁構造体１４、１７及び１９の代わりになる。 図７は、本発明により製造されたメモリセル装置の平面図を示している。この 例の場合には、第四の絶縁構造体２２でそれぞれ充填された第六の溝は、第三の 溝１３に対して垂直に延びている。しかしながら、これら溝は、任意の他の角度 で交差していてもよい。隣接する第六の溝の間に、それぞれ相互に隣り合って、 ２個の隣接するメモリセルに属するワード線２５、第一のゲート電極９、第一の ゲート誘電体７、第三のド ープされた層４の部分、第三の溝１３、ドープされたポリシリコーンストリップ ２１及び、再び共通して隣接のメモリセルに属する第五の溝１６が配置されてい る。単一のメモリセル２６の面積は、図７中に一点鎖線として記入されている。 図８は、メモリセルのための等価回路を示している。メモリセルには、ビット 線ＢＬと供給電圧線Ｖ_DDの間で共通のソース−ドレイン領域を介して直列に接続 されている選択トランジスタＡＴ及びメモリトランジスタＳＴが含まれる。共通 のソース−ドレイン領域とメモリトランジスタＳＴのゲート電極の間にダイオー ド構造体Ｄが、メモリトランジスタのゲート電極において活性である静電容量の 帯電の際には低い抵抗値を、かつ放電の際には高い抵抗値を生じる程度に接続さ れている。選択トランジスタＡＴのゲート電極は、ワード線ＷＬと接続している 。このようなメモリセルの動作は、国際公開番号ＷＯ９２／０１２８７に記載さ れており、動作方法に関してはこの参考文献が参照される。

───────────────────────────────────────────────────── 【要約の続き】

Claims (1)

1. 【特許請求の範囲】 １．自己増幅ＭＯＳトランジスタメモリセルを有する装置を製造する方法におい て、 シリコン基板（１）に、垂直なＭＯＳトランジスタのソース領域、チャネル領 域及びドレイン領域のために少なくとも第一のドープされた領域（２）、第一の ドープされた領域の上に配置された第二のドープされた領域（３）及び第二のド ープされた領域の上に配置された第三のドープされた領域（４）を含むドープさ れた領域の垂直な配列を施与し、 上記第一の領域（２）中に達しかつ上記第二の領域（３）及び上記第三の領域 （４）を横断する第一の溝（５）及び第二の溝（６）をエッチング処理により形 成し、 第一の溝（５）の表面にゲート誘電体（７）を施与しかつ第二の溝（６）の表 面に第二のゲート誘電体（８）を施与し、 第一の溝（５）中に第一のゲート電極（９）を形成しかつ第二の溝（６）中に 第二のゲート電極（１０）を形成し、 第一の溝（５）と第二の溝（６）の間に、第一のドープされた領域（２）、第 二のドープされた領域（３）及び第三のドープされた領域（４）を分断する第三 の溝（１３）を形成し、 第三の溝（１３）に、少なくとも第一のドープされた領域（２）及び第二のド ープされた領域（３）の範囲内で、第一の絶縁構造体（１４）を施与し、 第三の溝（１３）によって分離された、第三のドープされた領域（４）の部分 を接続構造体（２０）によって電気的に相互に接続し、 一方の端子が第三のドープされた領域（４）と導電接続しておりかつもう一方 の端子が第二のゲート電極（１０）と導電接続しているダイオード構造体を形成 することを特徴とする、自己増幅ＭＯＳトランジスタメモリセルを有する装置の 製法。 ２．シリコン基板（１）が第一の導電形でドープされており、 シリコン基板（１）上での第一のドープされた領域の形成のために第一の導電 形と反対の第二の導電形によってドープされたシリコン層（２）をエピタキシャ ル成長させ、 第二のドープされた領域（３）の形成のために第一の導電形によってドープさ れたシリコン層（３）をＬＰＣＶＤ−エピタキシー（低圧化学蒸着−エピタキシ ー）もしくは分子線エピタキシーによって施与し、 第三のドープされた領域の形成のために第二の導電形でドープされたシリコン 層（４）をＬＰＣＶＤ−エピタキシーもしくは分子線エピタキシーによって 施与する、 請求項１記載の方法。 ３．ダイオード構造体をショットキーダイオードとして形成する、 請求項１又は２記載の方法。 ４．ダイオード構造体をｎ⁺ｐ−ダイオード（１０、１１）として形成する、 請求項１又は２記載の方法。 ５．第二のゲート電極（１０）をドープされたポリシリコンから形成し、 第二のゲート電極（１０）とともにダイオード構造体となるドープされたポリ シリコン構造体（１１）を形成し、 ドープされたポリシリコン構造体（１１）を第三のドープされた領域と導電接 続する、 請求項４記載の方法。 ６．第二のゲート電極（１０）を第二の溝（６）中で第二のドープされた領域（ ３）の高さに本質的に相応する高さで形成し、 ドープされたポリシリコン構造体（１１）を第二の溝（６）中で第二のゲート 電極（１０）の上で形成し、 ドープされたポリシリコン構造体（１１）の表面に金属珪化物層（１２）を施 与し、 金属珪化物層（１２）及び第三のドープされた領域 （４）とそれぞれ少なくとも部分的に重複するドープされたポリシリコンストリ ップ（２１）を形成する、 請求項５記載の方法。 ７．ゲート電極（１０）とドープされたポリシリコン構造体（１１）の間に拡散 障壁層（１０ａ）を形成する、 請求項５又は６記載の方法。 ８．第一のドープされた領域（２）及び第三のドープされた領域（４）中のドー ピング物質濃度を１０¹⁹ｃｍ^-3と同じかもしくはこれより小さい範囲内に調整し 、 第二のドープされた領域（３）中のドーピング物質濃度を１０¹⁸ｃｍ^-3と同じ かもしくはこれより小さい範囲内に調整し、 第一のゲート誘電体（７）及び第二のゲート誘電体（８）を７００〜８００℃ で熱酸化によって形成する、 請求項１から７までのいずれか１項に記載の方法。 ９．接続構造体（２０）を第三の溝（１３）の上に第三のドープされた領域（４ ）と同じ導電形のドープされたポリシリコンから形成する、 請求項１から８までのいずれか１項に記載の方法。 １０．シリコン基板（１）中にマトリクス状に配置された多数のメモリセルを製 造し、 第一の溝（５）、第一の溝（６）及び第三の溝（１３）をそれぞれ平行な帯状 物として形成し、 第一の溝（５）の内側に、第一のドープされた領域（２）を分断する第四の溝 （１５）を形成し、かつこの第四の溝中に、少なくとも第一のドープされた領域 （２）の部分を第四の溝（１５）の両側で相互に絶縁する第二の絶縁構造体（１ ７）を形成し、 第二の溝（６）の内部に第一のドープされた領域（４）を分断する第五の溝（ １６）を形成し、この第五の溝中に、第一のドープされた層（２）、第二のゲー ト電極（１０）並びにダイオード構造体（１０、１１）の部分を第五の溝（１６ ）の両側で相互に絶縁する第三の絶縁構造体（１９）を形成し、 第一の溝（５）、第二の溝（６）及び第三の溝（１３）と交差しかつ第一のド ープされた領域（２）を分断することなく第一のドープされた領域（２）中に達 する第六の溝を形成し、かつこの第六の溝を絶縁構造体（２２）で充填し、 第六の溝に平行して延びるワード線を形成し、このワード線をワード線接点（ ２５）を介してゲート電極（９）と導電接続し、 ワード線に沿って隣接するメモリセルを鏡像対称的に配置し、 それぞれの場合に第一の溝（５）と第三の溝（１３）の間に配置された第一の ドープされた領域（２） の部分をビット線（２ａ）として接続し、かつ第三の溝（１３）と第二の溝（６ ）の間に配置された第一のドープされた領域（２）の部分を供給電圧線（２ｂ） として接続する、 請求項１から９までのいずれか１項に記載の方法。