JPH11265997A - メモリセル装置及びその製造方法 - Google Patents

メモリセル装置及びその製造方法

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JPH11265997A
JPH11265997A JP697999A JP697999A JPH11265997A JP H11265997 A JPH11265997 A JP H11265997A JP 697999 A JP697999 A JP 697999A JP 697999 A JP697999 A JP 697999A JP H11265997 A JPH11265997 A JP H11265997A
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  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
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Abstract

(57)【要約】 【課題】 できるだけ多数のメモリセルを可能な限り狭
い空間に配置することのできるメモリセル装置及びその
製造方法を提供する。 【解決手段】 メモリセル装置は立体的に配列されたト
ランジスタを含んでいる。その場合垂直のＭＯＳトラン
ジスタは半導体ウェブの各側面に配置されており、その
際複数のトランジスタが互いに上下に配置されている。
１側面に上下に配設されているトランジスタは直列に接
続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリセル装置及び
その製造方法に関する。
【０００２】
【従来の技術】メモリセルは広い技術分野で使用されて
いる。その際メモリセルはＲＯＭ（Ｒｅａｄ ｏｎｌｙ
Ｍｅｍｏｒｙ）とも云われる固定値メモリであっても
ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）とも云
われるプログラマブルメモリであってもよい。
【０００３】半導体基板上にあるメモリセル装置はそれ
に記憶された情報への選択自由なアクセスを可能にする
点で優れている。メモリセル装置は多数のトランジスタ
を含んでいる。読出し過程で電流がトランジスタを流れ
るか否かが確かめられる。その際トランジスタの通流状
態又はトランジスタの阻止状態に論理値１又は０が割り
当てられる。通常情報の記憶は、チャネル領域が所望の
阻止特性に相応するドーピングを有するＭＯＳトランジ
スタを使用することにより行われる。
【０００４】ドイツ連邦共和国特許出願公開第１９５１
００４２号明細書には行に配列されたＭＯＳトランジス
タを含むメモリセル装置が提案されている。各行にはＭ
ＯＳトランジスタが直列に接続されている。メモリ密度
を高めるために隣接する行はそれぞれ交互に条片状の長
手トレンチの底部と、隣接する条片状の長手トレンチ間
の基板の表面に配設されている。互いに接続されている
ソース／ドレイン領域は連続したドープ領域として形成
されている。このメモリセル装置は行ごとの制御により
読出すことができる。
【０００５】このメモリセル装置はメモリセルに必要な
４Ｆ2 の所要面積を２Ｆ2 に低減した点で優れている
（その際Ｆとは製造に使用されるフォトリソグラフィプ
ロセスにおける最小の構造幅のことである）。しかしこ
の場合単位面積当たりのメモリセル数を更に高めること
ができないことが欠点である。
【０００６】米国特許第５４０９８５２号明細書から実
装密度を高めるためにＭＯＳトランジスタを上下に配置
することが公知である。このようなトランジスタの接触
化のために、適切に構造化され金属接触部と接続された
埋込みドープ層が使用されている。
【０００７】
【発明が解決しようとする課題】本発明の課題は従来技
術の欠点を回避することにある。特にできるだけ多数の
メモリセルをできるだけ小さな空間に配置することので
きるメモリセル装置及びその製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】これらの課題は本発明の
請求項１に記載のメモリセル装置並びに請求項１４に記
載のその製造方法により解決される。本発明の実施態様
は従属請求項から明らかとする。
【０００９】半導体基板の主面に、主面を突出する複数
のウェブが配設される。ウェブはそれぞれドープ層の積
層体を有し、その際互いに隣接する層はそれぞれ反対の
導電形にドープされている。３つの隣り合うドープ層は
それぞれ電界効果トランジスタの２つのソース／ドレイ
ン領域と１つのチャネル領域を形成する。積層体の少な
くとも一方の側壁にはそれぞれゲート誘電体が備えられ
る。積層体に直交してそれぞれ積層体の側壁範囲でゲー
ト誘電体と接するワード線が延びている。ソース／ドレ
イン領域の作用をするドープ層は同時にメモリセル装置
のビット線として働く。積層体内にはドープ層により少
なくとも２つの上下に配設されたトランジスタを形成す
るように多数のドープ層が備えられており、これらのト
ランジスタは共通のソース／ドレイン領域の作用をする
共通のドープ層を介して直列に接続される。
【００１０】このメモリセル装置ではワード線の１つ
と、チャネル領域の作用をするドープ層並びにソース／
ドレイン領域の作用をする両方の隣接ドープ層との交点
がそれぞれ１つのトランジスタを画成する。直列に接続
されている隣接するトランジスタは共通のソース／ドレ
イン領域を有する。トランジスタ内の電流は積層体の側
壁に平行に流れる。
【００１１】有利には積層体内にそれぞれ共通のソース
／ドレイン領域の作用をする１つの共通のドープ層を介
して直列に接続されている４〜３２個のトランジスタが
それぞれ上下に配設されるように多数のドープ層が設け
られている。それにより高い実装密度が達成される。
【００１２】ウェブは基板の主面に平行に条片状の横断
面を有する。隣接するウェブは互いに並列に配置されて
いると有利である。
【００１３】ウェブに直交してそれぞれ互いに間隔をお
かれている複数のワード線が延びている。このようにし
てウェブの長手寸法に沿ってそれぞれワード線を介して
制御可能の多数のトランジスタが並列に配置される。
【００１４】従って本発明は、空間の３つの全ての次元
を情報の記憶及び／又は伝送に利用するメモリセル装置
を提供しようとするものである。これはＮ個のトランジ
スタが上下に配設されることにより行われる。その際１
メモリ当たりに必要な４Ｆ2の所要面積は４Ｆ2 ／Ｎに
低減される。この面積の低減はＮ個のトランジスタを上
下に積層する三次元集積により達成される。
【００１５】上記のトランジスタの積層体により本発明
の面積を削減する目的が達成される。その他の措置はメ
モリセル装置の製造を容易なものとし、できるだけ高速
の開閉速度を生じるものである。従って上記の個々の特
徴が問題になるのではなく、この明細書で用いられてい
る概念はそれらの最も広い意味を有する。
【００１６】特にゲート誘電体の概念は決して制限され
たものを意味していない。このゲート誘電体は従来の誘
電体も、また例えばＳｉ3 Ｎ4 、Ｔａ2 Ｏ5 、Ａｌ3 Ｏ
3 又はＴｉＯ2 を含むキャリア捕獲断面積を高められた
誘電体も含んでいる。更にまた例えば第１のＳｉＯ
2 層、Ｓｉ3 Ｎ4 及び第２のＳｉＯ2 を有するＯＮＯ
（酸化物／窒化物／酸化物）の構造を有しているより複
雑なゲート誘電体も対象となる。それにより製造過程で
プログラミング可能なメモリセル装置も、またその運転
中にプログラミングの変更可能なメモリセル装置を形成
することもできる。
【００１７】本発明の一実施態様によれば論理値０及び
１の記憶は、トランジスタがチャネル領域内に異なるド
ーパント濃度を有していることにより行われる。第１の
論理値を記憶するトランジスタはチャネル領域内に第１
のドーパント濃度値を有し、第２の論理値を記憶するト
ランジスタは第１の論理値とは異なる第２のドーパント
濃度値を有する。チャネル領域内の異なるドーパント濃
度はトランジスタの異なるカットオフ電圧を生じさせ、
それにより異なる論理値間の識別を可能にする。
【００１８】記憶された情報の確実な読出しは、チャネ
ル内のドーパントの濃度が互いに２〜１０倍異なるよう
にすることにより達成される。
【００１９】一方のドーパント濃度値が０．５×１０18
ｃｍ-3〜２×１０18ｃｍ-3の範囲であり、もう一方のド
ーパント濃度値が０．５×１０19ｃｍ-3〜２×１０19ｃ
ｍ-3の範囲にあると有利である。
【００２０】本発明のもう１つの実施態様によればゲー
ト誘電体はキャリア捕獲個所を有する材料から形成され
る。このゲート誘電体は特に、層の１つがその隣接層よ
りもキャリア捕獲断面積が高められている多層系から形
成される。ゲート誘電体中に捕獲されたキャリアはトラ
ンジスタのカットオフ電圧に影響を及ぼす。このメモリ
セル装置の実施態様ではキャリアの所定通りの導入によ
り論理情報が記憶される。
【００２１】本発明の別の実施態様によればウェブはそ
れぞれ絶縁範囲により分離されている２つの積層体を含
んでいる。この絶縁範囲は同様に条片状に形成すること
ができ、２つの条片状の積層体を画成する。この実施態
様ではウェブの対向する側壁にトランジスタが形成され
る。このようにして実装密度が更に高められる。
【００２２】その際好適には、隣接するウェブ内に配置
されている２つの積層体が半導体基板内に配設され主面
と接するドープ領域を介して直列に接続される。更にウ
ェブ内に含まれている積層体は積層体及び絶縁範囲の上
方に配置されている共通の導電層により直列に接続され
ていてもよい。隣接する積層体を直列に接続することに
より導電面の数が高められる。
【００２３】本発明によるメモリセル装置はその構成部
材の特別なトポロジに制限されるものではない。しかし
上記の空間配列は特に有利なものである。トランジスタ
の能動領域が上下に配設されるのに対し、他の回路部材
は任意に配列可能である。トランジスタの他の構成部材
も種々の方法で配置可能である。しかし特に良好な空間
利用は、ゲート誘電体を半導体基板の主面に対し垂直に
配置することにより達成することができる。このような
配置は有利にはゲート誘電体をウェブの側壁に備えるこ
とにより実現することができる。
【００２４】積層体のそれぞれに上下に配置されている
ビット線の接触化は種々の方法で行うことができる。特
に積層体はそれぞれビット線がセルフィールドの縁部で
露出されるように構造化してもよい。この場合この積層
体はセルフィールドの縁部に階段状の断面を有し、積層
体の更に下方に配置されるビット線がその上方に配置さ
れるビット線の側方にそれぞれ突出するようにされる。
【００２５】或いは上下に配置されるビット線をデコー
ダにより制御することも本発明の枠内にある。デコーダ
を積層体内に形成すると有利である。そのために積層体
と交差する別の選択線が設けられる。それにより選択線
の１つと積層体との交点にそれぞれデコーダのトランジ
スタが形成される。従ってこのデコーダのトランジスタ
の構造はメモリセルフィールド内のトランジスタの構造
に類似する。各デコーダトランジスタは２つの隣接する
ビット線間に接続されている。メモリセルフィールド内
のトランジスタが上下に配置されるように上下に多数の
デコーダトランジスタが配置され、互いに直列に接続さ
れる。デコーダトランジスタの異なるカットオフ電圧は
デコーダトランジスタのチャネル領域内の異なるドーパ
ント濃度により形成される。必要に応じてウェブ内に複
数のデコーダを形成してもよく、それらの間にそれぞれ
メモリセル装置のトランジスタが配設される。このよう
にして過大な電圧降下はビット線を介して回避される。
【００２６】このようなメモリ装置の製造には半導体基
板の主面にドープ層を施し、その際隣接するドープ層は
それぞれ反対の導電形にドープされるようにする。ドー
プ層の構造化によりウェブを形成する。それらのウェブ
の少なくとも１つの側壁にゲート誘電体を設ける。ウェ
ブに直交し、それぞれウェブの側壁の範囲でゲート誘電
体と接するワード線を形成する。
【００２７】有利にはドープ層をエピタキシー成長によ
り施す。エピタキシーはインサイチュードーピングによ
り行うと有利である。種々の情報をチャネル内の異なる
ドーピングの形で実現する場合、ＭＯＳトランジスタの
ドーパント濃度はチャネル領域を含む各ドープ層の成長
後に注入により調整される。
【００２８】
【発明の実施の形態】本発明の他の利点、特殊性及び有
利な実施形態を図面に基づき以下に詳述する。
【００２９】図１に示されているメモリセル装置には２
つのメモリセル行を形成するウェブ１０、２０が示され
ている。ウェブ１０及び２０は有利には単結晶シリコン
から成る半導体基板３０の表面上にある。半導体基板３
０は少なくともセルフィールドの範囲で約１０17ｃｍ-3
のドーパント濃度でｐドープされている。半導体基板３
０内にはｎドープされた領域９０ａが配設され、この領
域は約２００ｎｍの深さと４×１０19ｃｍ-3のドーパン
ト濃度を有する。それぞれウェブ１０、２０の下方には
２つのｎドープ領域９０ａが配設されている。
【００３０】ウェブ１０及び２０にはワード線４０が配
設されている。ワード線４０は導電材料、例えば高ドー
プされた半導体材料、例えば多結晶シリコンから成る。
シリコンから成るワード線４０は更にケイ化することが
できる。しかし同様にワード線４０は金属から成ってい
てもよい。ワード線４０は半導体基板３０の表面にほぼ
平行に、ウェブ１０及び２０の長手方向に対しては垂直
に延びている。
【００３１】ウェブ２０の詳細な構造は図２に示されて
いる。ウェブ１０及び２０はそれぞれ積層体５０及び６
０を有しており、絶縁領域７０により互いに分離されて
いる。絶縁領域７０はＳｉＯ2 を有する。積層体５０及
び６０はそれぞれ互いに上下に配設されている複数の層
を含んでいる。この場合一方の積層体５０は層９０、９
３、１００、１０３、１１０、１１３、１２０、１２
３、１３０、１３３、１４０、１４３、１５０、１５
３、１６０、１６３及び１７０を含んでいる。もう一方
の積層体６０は層９０、９５、１００、１０５、１１
０、１１５、１２０、１２５、１３０、１３５、１４
０、１４５、１５０、１５５、１６０、１６５及び１７
０を含んでいる。層９０、１００、１１０、１２０、１
３０、１４０、１５０、１６０及び１７０はｎ形にでき
るだけ高ドープにされている。ｎドープ層９０、１０
０、１１０、１２０、１３０、１４０、１５０、１６０
及び１７０はメモリセル内でビット線の作用をするの
で、できるだけ高濃度のドーパント、例えばリンを含ん
でいる。バルク抵抗をできるだけ低く抑えるためにビッ
ト線内のドーパント濃度は５×１０19ｃｍ-3以上である
と有利である。ｎドープ層９０、１００、１１０、１２
０、１３０、１４０、１５０及び１６０はそれぞれ５０
ｎｍの厚さを有し、ｎドープ層１７０は４００ｎｍの厚
さを有する。
【００３２】一方の積層体５０はｎドープ層９０、１０
０、１１０、１２０、１３０、１４０、１５０、１６０
及び１７０の間にそれぞれ１００ｎｍの厚さを有するｐ
ドープ層９３、１０３、１１３、１２３、１３３、１４
３、１５３及び１６３を有する。この場合層９３、１１
３、１２３及び１６３は高ドープにされている。他のｐ
ドープ層１０３、１３３、１４３及び１５３はそれに対
して低ドープにされている。積層体６０は同様にｐ形の
ドーパントでドープされたそれぞれ１００ｎｍの厚さを
有する層９５、１０５、１１５、１２５、１３５、１４
５、１５５及び１６５を有する。この場合層１０５、１
３５、１４５及び１６５は高ドープにされている。その
他のｐドープ層９５、１１５、１２５及び１５５はそれ
に対し低ドープにされている。この低い方のドーピング
は１×１０18ｃｍ-3程度であると有利であり、一方高い
方のドーピングは１×１０19ｃｍ-3程度であると有利で
ある。低い方のドーピングと高い方のドーピングは異な
るカットオフ電圧を有し、それにより記憶された論理値
０又は１の識別を可能にする。ｎ形のドーパントでドー
プされたビット線のドーピングは有利には少なくとも４
×１０19ｃｍ-3であり、その際１×１０20ｃｍ-3以上の
ドーピングが有利である。４×１０19ｃｍ-3のドーパン
ト濃度の場合ビット線は約２ｍΩｃｍの比抵抗を有す
る。
【００３３】積層体６０の上下に配設されている層９
０、９５、１００、１０５、１１０、１１５、１２０、
１２５、１３０、１３５、１４０、１４５、１５０、１
５５、１６０、１６５及び１７０により８個のトランジ
スタが形成される。同様に上下に配設されている積層体
５０の層９０、９３、１００、１０３、１１０、１１
３、１２０、１２３、１３０、１３３、１４０、１４
３、１５０、１５３、１６０、１６３及び１７０は８個
のトランジスタを形成する。積層体５０及び６０の側方
にはウェブ１０、２０の縁部にＳｉＯ2 を含む絶縁領域
１７５及び１８５がある。絶縁領域１７５及び１８５は
積層体５０及び６０により形成されたトランジスタのゲ
ート誘電体の作用をする。ゲート誘電体の作用をする絶
縁領域１７５及び１８５は約１０ｎｍの厚さを有する。
【００３４】メモリセルのプログラミングを達成するた
めにゲート誘電体がキャリア捕獲断面積積を高める材料
から成ると有利である。これは例えばＳｉ3 Ｎ4 のよう
な好適適な窒化物又はＴａ2 Ｏ5 、Ａｌ2 Ｏ3 又はＴｉ
Ｏ2 のような酸化物を使用することにより有利に行われ
る。
【００３５】メモリセル行は、選択されたメモリトラン
ジスタと周辺との間のビット線の実効抵抗がいわゆる薄
いビット線１００〜１６０の比抵抗、いわゆる厚いビッ
ト線９０、９０ａ及び１７０の比抵抗並びにそれらの長
さから生じるように形成される。その際層９０及びこれ
に隣接するｎドープ領域９０ａは共に厚いビット線の作
用をする。２０００Ｆのビット線の長さ、それぞれ最小
の構造幅がＦであるビット線の長さ及び厚さ並びに１ｍ
Ωｃｍの比抵抗（これは１×１０20ｃｍ-3のドーピング
に相当する）及び最小の構造幅Ｆ＝０．５μm の場合、
４０ｋΩの厚いビット線の抵抗が形成される。薄いビッ
ト線の抵抗は最高で２０ｋΩであると有利である。この
ような寸法を有する２つのビット線間の容量は１０００
個のセルの長さで０．６ｐＦである。これにより最も条
件の悪い場合でも最高で２×（２０＋２０）ｋΩ×０．
６ｐＦ≒５０ナノ秒程度のアクセス時間が生じる。
【００３６】隣接するワード線の中心間隔は例えば２Ｆ
であり、その際Ｆとは最小に形成可能の構造寸法であ
り、例えば０．１μm 〜０．５μm の間である。
【００３７】ウェブ１０及び２０はそれぞれ側面を有す
る。ワード線４０はこれらの側面上に連続的に設けられ
ている。これらの側面にビット線９０、１００、１１
０、１２０、１３０、１４０、１５０、１６０及び１７
０とワード線４０との交点がある。交差範囲はメモリセ
ルとして画成される。その結果４Ｆ2 ／Ｎの所要面積が
生じる。Ｎ＝８個のビット線が上下に配置されている場
合１メモリセル当たりの所要面積は０．５Ｆ2 となり、
即ちＦ＝０．５μm の場合０．１２５μm2となる。
【００３８】ワード線４０がビット線９０、１００、１
１０、１２０、１３０、１４０、１５０、１６０及び１
７０と交差する範囲はメモリセル装置のメモリセルフィ
ールドに相当する。このメモリセルフィールドの外側に
は図示されていない選択スイッチが備えられている。こ
れらの選択スイッチはビット選択線を有する。複数の重
なり合っているビット線を図示されていない金属化部に
より１つのノードにまとめてもよい。このノードと他の
ドープ層との間にビット線をノードにまとめるような多
数のビット選択線が配置されている。
【００３９】ビット線の特に有利な接続は１個のデコー
ダをセルフィールド内に集積することにより実現され
る。この集積は三次元的に、特にウェブ１０及び２０の
ある同じ構造内で行われると有利である。メモリセル装
置の読出しには少なくとも１個の１アウトオブ８デコー
ダが備えられる。このデコーダはそれぞれ２つの重なり
合うビット線（１００〜１６０）を厚いビット線（９
０、１７０）と（例えば１５０を１７０と及び１４０を
９０と）導電接続する６つの連続するワード線Ａ、バー
Ａ、Ｂ、バーＢ、Ｃ、バーＣ（図３参照）を有する。従
って８つの重なり合っているトランジスタの積層体から
１つの層が選択される。それらのＭＯＳトランジスタは
異なるカットオフ電圧を有する。１アウトオブ８デコー
ダの第１のウェブ内にはそれぞれ高い方のカットオフ電
圧を有する１個のＭＯＳトランジスタと低い方のカット
オフ電圧を有する１個のＭＯＳトランジスタが交互に上
下に配置されている。１アウトオブ８デコーダの第２の
ウェブ内にはそれぞれ高い方のカットオフ電圧を有する
２個のＭＯＳトランジスタと低い方のカットオフ電圧を
有する２個のＭＯＳトランジスタが交互に上下に配置さ
れている。１アウトオブ８デコーダの第３のウェブ内に
はそれぞれ高い方のカットオフ電圧を有する４個のＭＯ
Ｓトランジスタと低い方のカットオフ電圧を有する４個
のＭＯＳトランジスタが上下に配設されている。その際
それぞれ２つのワード線は第１のウェブ、第２のウェブ
もしくは第３のウェブの互いに対向する側面に沿って配
設されている。その際同じ層にある同じウェブの対向す
る側面に隣接するＭＯＳトランジスタは互いに相補性で
ある。このセルフィールドから厚い方のビット線９０、
１７０だけが引出される。その間に配設されている薄い
方のビット線１００、１１０、１２０、１３０、１４
０、１５０、１６０はデコーダの適切な制御により選択
される。
【００４０】１アウトオブＮデコーダではセルフィール
ドから周辺に延びているビット線のラスタは２Ｆであ
る。１アウトオブ２Ｎデコーダではラスタは４Ｆに高め
られる。１アウトオブ４Ｎデコーダではラスタは更に８
Ｆとなる。
【００４１】図１に示されているメモリセル装置は以下
のようにして製造することができる。
【００４２】例えば２×１０15ｃｍ-3の基本ドーパント
濃度を有するｐドープされた単結晶シリコンから成る基
板３０内に例えば１×１０17ｃｍ-3のドーパント濃度を
有するｐドープされたウェルを注入により形成する。ｐ
ドープウェルの深さは有利には約１μm である。
【００４３】ｎドープ領域９０ａを約５×１０15ａｔ／
ｃｍ-2の線量及び例えば１００ｋｅＶの低い注入エネル
ギーでリン原子をフォトマスクを介して注入することに
より拡散領域として形成する。それによりｎドープ領域
９０ａは完成メモリセル内でソース又はドレインの作用
をする。これに続くｎドープ及び低ｐドープされた層を
エピタキシャル成長及びインサイチュードーピングによ
り形成する。
【００４４】ｎドープ層９０、１００、１１０、１２
０、１３０、１４０、１５０、１６０及び１７０並びに
低ｐドープ層９５、１０３、１１５，１２５、１３３、
１４３、１５３及び１５５を１０００℃程度の温度で成
長させ、１００トル程度、即ち１３３ミリバールで押圧
する。ｎドープはＨ2 、ＳｉＨ4 及びＡｓＨ3 から成る
ガス混合物中で行われる。ｐドープはＨ2 、ＳｉＨ4 及
びＢ2 Ｈ6 から成るガス混合物中で行われる。
【００４５】高ｐドープされた層は各層をエピタキシャ
ル堆積後に注入を行って形成する。この注入にはフォト
マスクが使用される。注入は例えばホウ素で約３×１０
12ｃｍ-2の線量及び２５ｋｅＶ程度のエネルギーで行わ
れる。
【００４６】ｎドープ最下層９０及びｎドープ領域９０
ａはその上方にある他のｎドープ層１００、１１０、１
２０、１３０、１４０、１５０及び１６０よりも厚い層
厚を有する。層９０、９０ａを厚くすることは、これら
の層が部分的に好適には単結晶のシリコン半導体基板３
０内にあるためである。特に半導体基板３０が単結晶シ
リコンから成る場合、層９０の抵抗がそれに隣接するｎ
ドープ領域９０ａにより減らされることが有利である。
ｎドープ最上層１７０は層１００、１１０、１２０、１
３０、１４０、１５０及び１６０よりも低オームに形成
されている。これは例えばｎドープ最上層１７０がケイ
化物又は金属から成ることにより行われる。
【００４７】引続きエッチングによりトレンチ構造を形
成し、ウェブ１０と２０との間にトレンチ１９５を形成
する。このトレンチ及び積層体の幅はＦであり、トレン
チの深さはＮ×（１００ｎｍ＋５０ｎｍ）程度であり、
その際Ｎは４〜３２であると有利である。
【００４８】トレンチ１９５のエッチング後ワード線４
０を堆積する。これは例えばまず公知の層形成法の１
つ、例えばＣＶＤ（化学蒸着）法の場合多結晶の半導体
材料から成るか又は金属から成る層が同形に堆積され
る。引続きこの層を従来のフォトリソグラフィ処理工程
により個々のワード線４０が形成されるように構造化す
る。個々のワード線４０の間隔はできるだけ狭く選択さ
れる。２つのビット線の中心間隔の下限は使用されるフ
ォトリソグラフィプロセスにより決められる。こうして
２つの隣接するワード線４０の中心間隔はＦとなる。
【００４９】ワード線４０を蒸着後ウェブ１０と２０と
の間にあるトレンチは適当な絶縁材料で満たしてもよ
い。このような絶縁材料を施すことは特にウェブ１０及
び２０の上に導電線を含む別の面を施す場合に有利であ
る。
【００５０】この実施例の１変形では１つのウェブの上
下に配設されたトランジスタの積層体は、ビット線１７
を互いに接続することにより直列に接続される。更に異
なるウェブ内に配設された積層体はそれぞれｎドープ領
域を互いに接続することにより直列に接続することがで
きる。これは共通のドープ領域もしくは共通の層として
形成することにより行うと有利である。それにより導電
面の数を高めることができる。
【００５１】図３により示されているワード線及びビッ
ト線を制御するための回路装置は特に有利である。
【００５２】図３に示された回路装置は１アウトオブ８
デコーダである。１アウトオブ８デコーダは上述のよう
にして組立てられる。図３はでｎチャネルＭＯＳトラン
ジスタ及びその相補性のｐチャネルＭＯＳトランジスタ
には一般的な回路記号が使用される。デコーダは複数の
データ入力を有する回路網であり、入力にある２進数の
情報が順次共通の出力にあるように制御される。
【００５３】図３に示されている上記のようにして形成
された１アウトオブ８デコーダではウェブ内に配設され
ている２つの任意の隣接するビット線の選択が行われ
る。それにより２つのビット線間にあるトランジスタが
読出される。両方のビット線はデコーダの適切な制御に
より面９０及び１７０のビット線と電気的に接続され
る。ビット線９０及び１７０は面１００〜１６０のビッ
ト線よりも厚く、従って低オームである。面（ビット
線）９０及び１７０は図示されていない評価電子装置に
転送される。選択はセルフィールド全体に対して行われ
る。１アウトオブＮデコーダはＬＯＧ2 （Ｎ）×２のワ
ード線から成り、即ち例えばＮ＝１６の場合８つのワー
ド線から成り、Ｎ＝３２の場合１０のワード線から成
る。１アウトオブＮデコーダはセルフィールドのメモリ
モジュールのように、従って平坦に形成されていると有
利な周辺部よりも高く集積されるように形成されてい
る。情報が選択回路の範囲に限定されていることが重要
である。ビット線の実効抵抗を低減するにはセルフィー
ルド内のデコーダを頻繁に、例えば典型的には２００の
ワード線毎に反復することが有利である。
【００５４】このようなデコーダはセルフィールドを中
断することなくセルフィールド内に集積可能である。
【００５５】ビット線の実効抵抗をビット線の共通接続
により更に低下させることができる。
【００５６】本発明は上記の実施例に限定されるもので
はない。特に導電形のｎ及びｐは取り替え可能である。
【００５７】更にプログラマブルメモリセル装置（ＰＲ
ＯＭ）を提供することも本発明の枠内にある。これはキ
ャリア捕獲個所を有する材料からゲート誘電体を形成す
ることにより極めて有利に行うことができる。これは第
１のＳｉＯ2 層、Ｓｉ3 Ｎ4層及び第２のＳｉＯ2 層を
含むＯＮＯ（酸化物／窒化物／酸化物）誘電体と取り替
えると有利である。
【００５８】メモリセル装置のプログラミングは電子の
注入により捕獲個所を満たすことによって行われる。こ
れによりゲート誘電体の作用をする各ワード線の下方に
導電チャネルが形成されるカットオフ電圧が高められ
る。カットオフ電圧の上昇値はプログラミング中に印加
される電圧の時間及び大きさを介して調整可能である。
【００５９】ＯＮＯ（酸化物／窒化物／酸化物）誘電体
の場合セルフィールド内の注入は行われず、従って注入
はデコーダ内だけに必要になる。電荷の蓄積、従ってメ
モリセル装置のプログラミングはＯＮＯ誘電体を使用す
る場合例えば電子をファウラー・ノルドハイム・トンネ
リング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ−Ｔｕｎｎｅ
ｌｎ）によってもまたホット・エレクトロン・インジェ
クションによっても行うことができる。
【００６０】ファウラー・ノルドハイム・トンネリング
による情報の書込みにはプログラミングすべきメモリセ
ルは所属のワード線及び所属のビット線を介して選択さ
れる。このメモリセルのビット線は低い電位、例えば０
ボルトに設定される。それに対してワード線は高い電
位、例えば１２Ｖの電圧に設定される。他のビット線は
明らかにプログラミング電圧以下にあるように設定され
た電位に上げられる。他のワード線は他のビット線の電
位及びしきい値電圧の合計よりも大きい電位に上げられ
る。
【００６１】このしきい値電圧は有限時間内にファウラ
ー・ノルドハイム・トンネリングによりＭＯＳＦＥＴの
カットオフ電圧の著しい上昇を行うのに必要な電圧であ
る。
【００６２】プログラミングの際に選択されたワード線
と交差する他の全てのビット線が比較的高い電位にある
ことから、選択されたワード線と接続されている他のメ
モリセルはプログラミングされない。それらのメモリセ
ルはＮＡＮＤ形式で接続されると有利である。従ってそ
れらのメモリセルはドレイン電流がメモリセルを流れる
ように接続可能である。これは全てのプログラミング過
程が極めて少ない電力で済むという利点を有する。
【００６３】１個のセルのプログラミングに必要なエネ
ルギーは、約E ≒５×１０-12 キャリア／ｃｍ2 ×ｅ×
１０Ｖ×（０．５μm ×０．１μm ）＝４×１０-15 Ｊ
となる。
【００６４】同様にプログラミングをホット・エレクト
ロン・インジェクションにより行うことも可能である。
１個のデコーダは、ワード線が高い電位にある全てのセ
ルが書込まれる１つの面を選択する。その際高い電位に
ないワード線はプログラミングされない。プログラミン
グにはプログラミングすべきＭＯＳトランジスタに飽和
電圧を印加しなければならない。そのためそのメモリセ
ルに属するビット線は低い電位、有利には接地電位と通
常約６Ｖの高い電位との間に設定される。メモリセルに
割り当てられたワード線は飽和動作中のＭＯＳトランジ
スタの電位に設定される。このワード線に関連する電圧
は印加された飽和電圧よりも小さく、通常約４Ｖであ
る。他のワード線はもっと高い電位、例えば７Ｖ程度に
設定される。この電圧はまだファウラー・ノルドハイム
・トンネリングが起こらないようにゲート誘電体の厚さ
に関係して選択される。他の全てのビット線はその両端
が同じ電位、例えば飽和電圧の半分の電圧に設定され
る。
【００６５】プログラミングの際に重要なことはプログ
ラミング過程に選択されなかった層が低い電位にあるこ
とである。
【００６６】従って選択されたワード線に沿って他のビ
ット線と接するメモリセルのプログラミングが中断さ
れ、電流が流れることが避けられる。高い電圧での飽和
動作により、選択されたメモリセルのＭＯＳトランジス
タのチャネル動作中にホット・エレクトロンとも呼ばれ
る高エネルギーの電子が生じる。電子の一部はゲート誘
電体に注入され、ゲート誘電体中の捕獲個所にとらえら
れ、ＭＯＳトランジスタのしきい値電圧を高める。各メ
モリセルに記憶すべき情報に応じてこのようにして各Ｍ
ＯＳトランジスタのしきい値電圧が所望通りに変えられ
る。
【００６７】プログラミング時間及びプログラミング電
力が僅かであるために、ファウラー・ノルドハイム・プ
ログラミングは有利である。
【図面の簡単な説明】
【図１】本発明によるメモリセル装置の一部切欠斜視
図。
【図２】図１に示されたメモリセル装置の拡大断面図。
【図３】メモリセル装置内に含まれるワード線及びビッ
ト線を制御するための回路装置の結線図。
【符号の説明】
１０、２０ ウェブ ３０ 半導体基板 ４０ ワード線 ５０、６０ 積層体 ７０ 絶縁領域 １７５、１８５ 絶縁領域（ゲート誘電体） ９０ａ ｎドープ領域（厚いビット線） ９０、９３、１００、１０３、１１０、１１３、１２
０、１２３、１３０、１３３、１４０、１４３、１５
０、１５３、１６０、１６３、１７０ 積層体５０の層 ９０、９５、１００、１０５、１１０、１１５、１２
０、１２５、１３０、１３５、１４０、１４５、１５
０、１５５、１６０、１６５、１７０ 積層体６０の層 ９０、１００、１１０、１２０、１３０、１４０、１５
０、１６０ ｎドープ層（ビット線） ９３、１１３、１２３、１６３ 高ｐドープ層 １０３、１３３、１４３、１５３ 低ｐドープ層 ９５、１１５、１２５、１５５ 高ｐドープ層 １０５、１３５、１４５、１６５ 低ｐドープ層 Ａ、バーＡ、Ｂ、バーＢ、Ｃ、バーＣ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランツ ホフマン ドイツ連邦共和国 80995 ミュンヘン ヘルベルクシュトラーセ 25ベー (72)発明者 ウォルフガング クラウチュナイダー ドイツ連邦共和国 83104 ホーエンタン アム オーバーフェルト 50 (72)発明者 ヨーゼフ ウィラー ドイツ連邦共和国 85521 リーマーリン グ フリードリッヒ−フレーベル−シュト ラーセ 62

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面にこの主面から突出す
    る複数のウェブが配置されており、 これらのウェブがそれぞれドープ層の積層体を有し、積
    層体内で隣接する層がそれぞれ互いに反対の導電形にド
    ープされており、 それぞれ隣接する３つのドープ層がトランジスタの２つ
    のソース／ドレイン領域と１つのチャネル領域を形成
    し、 積層体の少なくとも１つの側壁にゲート誘電体が備えら
    れており、 ウェブに直交してそれぞれ積層体の側壁部分でゲート誘
    電体と接するワード線が延びており、 ソース／ドレイン領域の作用をするドープ層がビット線
    として作用し、 積層体内に多数のドープ層が設けられ、ドープ層により
    少なくとも２つの上下に配設されたトランジスタが形成
    され、それらのトランジスタが共通のソース／ドレイン
    領域の作用をする共通のドープ層を介して直列に接続さ
    れていることを特徴とするメモリセル装置。
  2. 【請求項２】 ウェブ内にそれぞれ共通のソース／ドレ
    イン領域の作用をする共通のドープ層を介して直列に接
    続されている４〜３２個のトランジスタが上下に配設さ
    れるように積層体に多数のドープ層が備えられているこ
    とを特徴とする請求項１記載のメモリセル装置。
  3. 【請求項３】 ウェブに直交して複数のワード線が互い
    に間隔をおいて延びていることを特徴とする請求項１又
    は２記載のメモリセル装置。
  4. 【請求項４】 チャネル領域の作用をするドープ層がそ
    れぞれ１つのワード線と交差する範囲内で２つの異なる
    ドーパント濃度値の一方に相応するドーパント濃度を有
    することを特徴とする請求項１又は２記載のメモリセル
    装置。
  5. 【請求項５】 この２つの異なるドーパント濃度値が２
    〜１０倍の差を有することを特徴とする請求項４記載の
    メモリセル装置。
  6. 【請求項６】 ２つの異なるドーパント濃度値の一方が
    ０．５×１０18ｃｍ -3〜２×１０18ｃｍ-3であり、もう
    一方が０．５×１０19ｃｍ-3〜２×１０19ｃｍ-3である
    ことを特徴とする請求項４又は５記載のメモリセル装
    置。
  7. 【請求項７】 ゲート誘電体がキャリア捕獲個所を有す
    る物質を含んでいることを特徴とする請求項１乃至６の
    いずれか１つに記載のメモリセル装置。
  8. 【請求項８】 ゲート誘電体が多層系を含んでいること
    を特徴とする請求項１乃至７のいずれか１つに記載のメ
    モリセル装置。
  9. 【請求項９】 ウェブがそれぞれ絶縁領域により２つに
    分離されている積層体を含んでいることを特徴とする請
    求項１乃至８のいずれか１つに記載のメモリセル装置。
  10. 【請求項１０】 隣接するウェブ内に配置されている２
    つの積層体が、半導体基板内に配置され主面と接してい
    るドープ領域を介して直列に接続されていることを特徴
    とする請求項９記載のメモリセル装置。
  11. 【請求項１１】 ウェブ内に含まれる積層体が積層体及
    び絶縁領域の上方に配置されている共通の導電層により
    直列に接続されていることを特徴とする請求項９又は１
    ０記載のメモリセル装置。
  12. 【請求項１２】 ビット線を制御するためにそれぞれ２
    つのビット線間に接続されているＭＯＳトランジスタを
    有するデコーダが設けられていることを特徴とする請求
    項１乃至１１のいずれか１つに記載のメモリセル装置。
  13. 【請求項１３】 デコーダがウェブ内に上下に配設され
    直列に接続されたＭＯＳトランジスタを含んでいること
    を特徴とする請求項１２記載のメモリセル装置。
  14. 【請求項１４】 半導体基板の主面上に複数のドープ層
    を施し、隣接するドープ層がそれぞれ反対の導電形によ
    りドープされ、 ドープ層の構造化によりウェブを形成し、 ウェブの少なくとも１つの側壁にゲート誘電体を設け、 ウェブに直交して延びそれぞれ１つの側壁の範囲でゲー
    ト誘電体と接するワード線を形成することを特徴とする
    メモリセル装置の製造方法。
  15. 【請求項１５】 ドープ層をエピタキシャル法により施
    すことを特徴とする請求項１４記載の方法。
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