JP3728125B2 - メモリセル装置及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はメモリセル装置及びその製造方法に関する。
【０００２】
【従来の技術】
メモリセルは広い技術分野で使用されている。その際メモリセルはＲＯＭ（Ｒｅａｄ ｏｎｌｙ Ｍｅｍｏｒｙ）とも云われる固定値メモリであってもＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）とも云われるプログラマブルメモリであってもよい。
【０００３】
半導体基板上にあるメモリセル装置はそれに記憶された情報への選択自由なアクセスを可能にする点で優れている。メモリセル装置は多数のトランジスタを含んでいる。読出し過程で電流がトランジスタを流れるか否かが確かめられる。その際トランジスタの通流状態又はトランジスタの阻止状態に論理値１又は０が割り当てられる。通常情報の記憶は、チャネル領域が所望の阻止特性に相応するドーピングを有するＭＯＳトランジスタを使用することにより行われる。
【０００４】
ドイツ連邦共和国特許出願公開第１９５１００４２号明細書には行に配列されたＭＯＳトランジスタを含むメモリセル装置が提案されている。各行にはＭＯＳトランジスタが直列に接続されている。メモリ密度を高めるために隣接する行はそれぞれ交互に条片状の長手トレンチの底部と、隣接する条片状の長手トレンチ間の基板の表面に配設されている。互いに接続されているソース／ドレイン領域は連続したドープ領域として形成されている。このメモリセル装置は行ごとの制御により読出すことができる。
【０００５】
このメモリセル装置はメモリセルに必要な４Ｆ² の所要面積を２Ｆ² に低減した点で優れている（その際Ｆとは製造に使用されるフォトリソグラフィプロセスにおける最小の構造幅のことである）。しかしこの場合単位面積当たりのメモリセル数を更に高めることができないことが欠点である。
【０００６】
米国特許第５４０９８５２号明細書から実装密度を高めるためにＭＯＳトランジスタを上下に配置することが公知である。このようなトランジスタの接触化のために、適切に構造化され金属接触部と接続された埋込みドープ層が使用されている。
【０００７】
【発明が解決しようとする課題】
本発明の課題は従来技術の欠点を回避することにある。特にできるだけ多数のメモリセルをできるだけ小さな空間に配置することのできるメモリセル装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
これらの課題は本発明の請求項１に記載のメモリセル装置並びに請求項１４に記載のその製造方法により解決される。本発明の実施態様は従属請求項から明らかとする。
【０００９】
半導体基板の主面に、主面を突出する複数のウェブが配設される。ウェブはそれぞれドープ層の積層体を有し、その際互いに隣接する層はそれぞれ反対の導電形にドープされている。３つの隣り合うドープ層はそれぞれ電界効果トランジスタの２つのソース／ドレイン領域と１つのチャネル領域を形成する。積層体の少なくとも一方の側壁にはそれぞれゲート誘電体が備えられる。積層体に直交してそれぞれ積層体の側壁範囲でゲート誘電体と接するワード線が延びている。ソース／ドレイン領域の作用をするドープ層は同時にメモリセル装置のビット線として働く。積層体内にはドープ層により少なくとも２つの上下に配設されたトランジスタを形成するように多数のドープ層が備えられており、これらのトランジスタは共通のソース／ドレイン領域の作用をする共通のドープ層を介して直列に接続される。
【００１０】
このメモリセル装置ではワード線の１つと、チャネル領域の作用をするドープ層並びにソース／ドレイン領域の作用をする両方の隣接ドープ層との交点がそれぞれ１つのトランジスタを画成する。直列に接続されている隣接するトランジスタは共通のソース／ドレイン領域を有する。トランジスタ内の電流は積層体の側壁に平行に流れる。
【００１１】
有利には積層体内にそれぞれ共通のソース／ドレイン領域の作用をする１つの共通のドープ層を介して直列に接続されている４〜３２個のトランジスタがそれぞれ上下に配設されるように多数のドープ層が設けられている。それにより高い実装密度が達成される。
【００１２】
ウェブは基板の主面に平行に条片状の横断面を有する。隣接するウェブは互いに並列に配置されていると有利である。
【００１３】
ウェブに直交してそれぞれ互いに間隔をおかれている複数のワード線が延びている。このようにしてウェブの長手寸法に沿ってそれぞれワード線を介して制御可能の多数のトランジスタが並列に配置される。
【００１４】
従って本発明は、空間の３つの全ての次元を情報の記憶及び／又は伝送に利用するメモリセル装置を提供しようとするものである。これはＮ個のトランジスタが上下に配設されることにより行われる。その際１メモリ当たりに必要な４Ｆ² の所要面積は４Ｆ² ／Ｎに低減される。この面積の低減はＮ個のトランジスタを上下に積層する三次元集積により達成される。
【００１５】
上記のトランジスタの積層体により本発明の面積を削減する目的が達成される。その他の措置はメモリセル装置の製造を容易なものとし、できるだけ高速の開閉速度を生じるものである。従って上記の個々の特徴が問題になるのではなく、この明細書で用いられている概念はそれらの最も広い意味を有する。
【００１６】
特にゲート誘電体の概念は決して制限されたものを意味していない。このゲート誘電体は従来の誘電体も、また例えばＳｉ₃ Ｎ₄ 、Ｔａ₂ Ｏ₅ 、Ａｌ₃ Ｏ₃ 又はＴｉＯ₂ を含むキャリア捕獲断面積を高められた誘電体も含んでいる。更にまた例えば第１のＳｉＯ₂ 層、Ｓｉ₃ Ｎ₄ 及び第２のＳｉＯ₂ を有するＯＮＯ（酸化物／窒化物／酸化物）の構造を有しているより複雑なゲート誘電体も対象となる。それにより製造過程でプログラミング可能なメモリセル装置も、またその運転中にプログラミングの変更可能なメモリセル装置を形成することもできる。
【００１７】
本発明の一実施態様によれば論理値０及び１の記憶は、トランジスタがチャネル領域内に異なるドーパント濃度を有していることにより行われる。第１の論理値を記憶するトランジスタはチャネル領域内に第１のドーパント濃度値を有し、第２の論理値を記憶するトランジスタは第１の論理値とは異なる第２のドーパント濃度値を有する。チャネル領域内の異なるドーパント濃度はトランジスタの異なるカットオフ電圧を生じさせ、それにより異なる論理値間の識別を可能にする。
【００１８】
記憶された情報の確実な読出しは、チャネル内のドーパントの濃度が互いに２〜１０倍異なるようにすることにより達成される。
【００１９】
一方のドーパント濃度値が０．５×１０¹⁸ｃｍ^-3〜２×１０¹⁸ｃｍ^-3の範囲であり、もう一方のドーパント濃度値が０．５×１０¹⁹ｃｍ^-3〜２×１０¹⁹ｃｍ^-3の範囲にあると有利である。
【００２０】
本発明のもう１つの実施態様によればゲート誘電体はキャリア捕獲個所を有する材料から形成される。このゲート誘電体は特に、層の１つがその隣接層よりもキャリア捕獲断面積が高められている多層系から形成される。ゲート誘電体中に捕獲されたキャリアはトランジスタのカットオフ電圧に影響を及ぼす。このメモリセル装置の実施態様ではキャリアの所定通りの導入により論理情報が記憶される。
【００２１】
本発明の別の実施態様によればウェブはそれぞれ絶縁範囲により分離されている２つの積層体を含んでいる。この絶縁範囲は同様に条片状に形成することができ、２つの条片状の積層体を画成する。この実施態様ではウェブの対向する側壁にトランジスタが形成される。このようにして実装密度が更に高められる。
【００２２】
その際好適には、隣接するウェブ内に配置されている２つの積層体が半導体基板内に配設され主面と接するドープ領域を介して直列に接続される。更にウェブ内に含まれている積層体は積層体及び絶縁範囲の上方に配置されている共通の導電層により直列に接続されていてもよい。隣接する積層体を直列に接続することにより導電面の数が高められる。
【００２３】
本発明によるメモリセル装置はその構成部材の特別なトポロジに制限されるものではない。しかし上記の空間配列は特に有利なものである。トランジスタの能動領域が上下に配設されるのに対し、他の回路部材は任意に配列可能である。トランジスタの他の構成部材も種々の方法で配置可能である。しかし特に良好な空間利用は、ゲート誘電体を半導体基板の主面に対し垂直に配置することにより達成することができる。このような配置は有利にはゲート誘電体をウェブの側壁に備えることにより実現することができる。
【００２４】
積層体のそれぞれに上下に配置されているビット線の接触化は種々の方法で行うことができる。特に積層体はそれぞれビット線がセルフィールドの縁部で露出されるように構造化してもよい。この場合この積層体はセルフィールドの縁部に階段状の断面を有し、積層体の更に下方に配置されるビット線がその上方に配置されるビット線の側方にそれぞれ突出するようにされる。
【００２５】
或いは上下に配置されるビット線をデコーダにより制御することも本発明の枠内にある。デコーダを積層体内に形成すると有利である。そのために積層体と交差する別の選択線が設けられる。それにより選択線の１つと積層体との交点にそれぞれデコーダのトランジスタが形成される。従ってこのデコーダのトランジスタの構造はメモリセルフィールド内のトランジスタの構造に類似する。各デコーダトランジスタは２つの隣接するビット線間に接続されている。メモリセルフィールド内のトランジスタが上下に配置されるように上下に多数のデコーダトランジスタが配置され、互いに直列に接続される。デコーダトランジスタの異なるカットオフ電圧はデコーダトランジスタのチャネル領域内の異なるドーパント濃度により形成される。必要に応じてウェブ内に複数のデコーダを形成してもよく、それらの間にそれぞれメモリセル装置のトランジスタが配設される。このようにして過大な電圧降下はビット線を介して回避される。
【００２６】
このようなメモリ装置の製造には半導体基板の主面にドープ層を施し、その際隣接するドープ層はそれぞれ反対の導電形にドープされるようにする。ドープ層の構造化によりウェブを形成する。それらのウェブの少なくとも１つの側壁にゲート誘電体を設ける。ウェブに直交し、それぞれウェブの側壁の範囲でゲート誘電体と接するワード線を形成する。
【００２７】
有利にはドープ層をエピタキシー成長により施す。エピタキシーはインサイチュードーピングにより行うと有利である。種々の情報をチャネル内の異なるドーピングの形で実現する場合、ＭＯＳトランジスタのドーパント濃度はチャネル領域を含む各ドープ層の成長後に注入により調整される。
【００２８】
【発明の実施の形態】
本発明の他の利点、特殊性及び有利な実施形態を図面に基づき以下に詳述する。
【００２９】
図１に示されているメモリセル装置には２つのメモリセル行を形成するウェブ１０、２０が示されている。ウェブ１０及び２０は有利には単結晶シリコンから成る半導体基板３０の表面上にある。半導体基板３０は少なくともセルフィールドの範囲で約１０¹⁷ｃｍ^-3のドーパント濃度でｐドープされている。半導体基板３０内にはｎドープされた領域９０ａが配設され、この領域は約２００ｎｍの深さと４×１０¹⁹ｃｍ^-3のドーパント濃度を有する。それぞれウェブ１０、２０の下方には２つのｎドープ領域９０ａが配設されている。
【００３０】
ウェブ１０及び２０にはワード線４０が配設されている。ワード線４０は導電材料、例えば高ドープされた半導体材料、例えば多結晶シリコンから成る。シリコンから成るワード線４０は更にケイ化することができる。しかし同様にワード線４０は金属から成っていてもよい。ワード線４０は半導体基板３０の表面にほぼ平行に、ウェブ１０及び２０の長手方向に対しては垂直に延びている。
【００３１】
ウェブ２０の詳細な構造は図２に示されている。ウェブ１０及び２０はそれぞれ積層体５０及び６０を有しており、絶縁領域７０により互いに分離されている。絶縁領域７０はＳｉＯ₂ を有する。積層体５０及び６０はそれぞれ互いに上下に配設されている複数の層を含んでいる。この場合一方の積層体５０は層９０、９３、１００、１０３、１１０、１１３、１２０、１２３、１３０、１３３、１４０、１４３、１５０、１５３、１６０、１６３及び１７０を含んでいる。もう一方の積層体６０は層９０、９５、１００、１０５、１１０、１１５、１２０、１２５、１３０、１３５、１４０、１４５、１５０、１５５、１６０、１６５及び１７０を含んでいる。層９０、１００、１１０、１２０、１３０、１４０、１５０、１６０及び１７０はｎ形にできるだけ高ドープにされている。ｎドープ層９０、１００、１１０、１２０、１３０、１４０、１５０、１６０及び１７０はメモリセル内でビット線の作用をするので、できるだけ高濃度のドーパント、例えばリンを含んでいる。バルク抵抗をできるだけ低く抑えるためにビット線内のドーパント濃度は５×１０¹⁹ｃｍ^-3以上であると有利である。ｎドープ層９０、１００、１１０、１２０、１３０、１４０、１５０及び１６０はそれぞれ５０ｎｍの厚さを有し、ｎドープ層１７０は４００ｎｍの厚さを有する。
【００３２】
一方の積層体５０はｎドープ層９０、１００、１１０、１２０、１３０、１４０、１５０、１６０及び１７０の間にそれぞれ１００ｎｍの厚さを有するｐドープ層９３、１０３、１１３、１２３、１３３、１４３、１５３及び１６３を有する。この場合層９３、１１３、１２３及び１６３は高ドープにされている。他のｐドープ層１０３、１３３、１４３及び１５３はそれに対して低ドープにされている。積層体６０は同様にｐ形のドーパントでドープされたそれぞれ１００ｎｍの厚さを有する層９５、１０５、１１５、１２５、１３５、１４５、１５５及び１６５を有する。この場合層１０５、１３５、１４５及び１６５は高ドープにされている。その他のｐドープ層９５、１１５、１２５及び１５５はそれに対し低ドープにされている。この低い方のドーピングは１×１０¹⁸ｃｍ^-3程度であると有利であり、一方高い方のドーピングは１×１０¹⁹ｃｍ^-3程度であると有利である。低い方のドーピングと高い方のドーピングは異なるカットオフ電圧を有し、それにより記憶された論理値０又は１の識別を可能にする。ｎ形のドーパントでドープされたビット線のドーピングは有利には少なくとも４×１０¹⁹ｃｍ^-3であり、その際１×１０²⁰ｃｍ^-3以上のドーピングが有利である。４×１０¹⁹ｃｍ^-3のドーパント濃度の場合ビット線は約２ｍΩｃｍの比抵抗を有する。
【００３３】
積層体６０の上下に配設されている層９０、９５、１００、１０５、１１０、１１５、１２０、１２５、１３０、１３５、１４０、１４５、１５０、１５５、１６０、１６５及び１７０により８個のトランジスタが形成される。同様に上下に配設されている積層体５０の層９０、９３、１００、１０３、１１０、１１３、１２０、１２３、１３０、１３３、１４０、１４３、１５０、１５３、１６０、１６３及び１７０は８個のトランジスタを形成する。積層体５０及び６０の側方にはウェブ１０、２０の縁部にＳｉＯ₂ を含む絶縁領域１７５及び１８５がある。絶縁領域１７５及び１８５は積層体５０及び６０により形成されたトランジスタのゲート誘電体の作用をする。ゲート誘電体の作用をする絶縁領域１７５及び１８５は約１０ｎｍの厚さを有する。
【００３４】
メモリセルのプログラミングを達成するためにゲート誘電体がキャリア捕獲断面積積を高める材料から成ると有利である。これは例えばＳｉ₃ Ｎ₄ のような好適適な窒化物又はＴａ₂ Ｏ₅ 、Ａｌ₂ Ｏ₃ 又はＴｉＯ₂ のような酸化物を使用することにより有利に行われる。
【００３５】
メモリセル行は、選択されたメモリトランジスタと周辺との間のビット線の実効抵抗がいわゆる薄いビット線１００〜１６０の比抵抗、いわゆる厚いビット線９０、９０ａ及び１７０の比抵抗並びにそれらの長さから生じるように形成される。その際層９０及びこれに隣接するｎドープ領域９０ａは共に厚いビット線の作用をする。２０００Ｆのビット線の長さ、それぞれ最小の構造幅がＦであるビット線の長さ及び厚さ並びに１ｍΩｃｍの比抵抗（これは１×１０²⁰ｃｍ^-3のドーピングに相当する）及び最小の構造幅Ｆ＝０．５μm の場合、４０ｋΩの厚いビット線の抵抗が形成される。薄いビット線の抵抗は最高で２０ｋΩであると有利である。このような寸法を有する２つのビット線間の容量は１０００個のセルの長さで０．６ｐＦである。これにより最も条件の悪い場合でも最高で２×（２０＋２０）ｋΩ×０．６ｐＦ≒５０ナノ秒程度のアクセス時間が生じる。
【００３６】
隣接するワード線の中心間隔は例えば２Ｆであり、その際Ｆとは最小に形成可能の構造寸法であり、例えば０．１μm 〜０．５μm の間である。
【００３７】
ウェブ１０及び２０はそれぞれ側面を有する。ワード線４０はこれらの側面上に連続的に設けられている。これらの側面にビット線９０、１００、１１０、１２０、１３０、１４０、１５０、１６０及び１７０とワード線４０との交点がある。交差範囲はメモリセルとして画成される。その結果４Ｆ² ／Ｎの所要面積が生じる。Ｎ＝８個のビット線が上下に配置されている場合１メモリセル当たりの所要面積は０．５Ｆ² となり、即ちＦ＝０．５μm の場合０．１２５μm²となる。
【００３８】
ワード線４０がビット線９０、１００、１１０、１２０、１３０、１４０、１５０、１６０及び１７０と交差する範囲はメモリセル装置のメモリセルフィールドに相当する。このメモリセルフィールドの外側には図示されていない選択スイッチが備えられている。これらの選択スイッチはビット選択線を有する。複数の重なり合っているビット線を図示されていない金属化部により１つのノードにまとめてもよい。このノードと他のドープ層との間にビット線をノードにまとめるような多数のビット選択線が配置されている。
【００３９】
ビット線の特に有利な接続は１個のデコーダをセルフィールド内に集積することにより実現される。この集積は三次元的に、特にウェブ１０及び２０のある同じ構造内で行われると有利である。メモリセル装置の読出しには少なくとも１個の１アウトオブ８デコーダが備えられる。このデコーダはそれぞれ２つの重なり合うビット線（１００〜１６０）を厚いビット線（９０、１７０）と（例えば１５０を１７０と及び１４０を９０と）導電接続する６つの連続するワード線Ａ、バーＡ、Ｂ、バーＢ、Ｃ、バーＣ（図３参照）を有する。従って８つの重なり合っているトランジスタの積層体から１つの層が選択される。それらのＭＯＳトランジスタは異なるカットオフ電圧を有する。１アウトオブ８デコーダの第１のウェブ内にはそれぞれ高い方のカットオフ電圧を有する１個のＭＯＳトランジスタと低い方のカットオフ電圧を有する１個のＭＯＳトランジスタが交互に上下に配置されている。１アウトオブ８デコーダの第２のウェブ内にはそれぞれ高い方のカットオフ電圧を有する２個のＭＯＳトランジスタと低い方のカットオフ電圧を有する２個のＭＯＳトランジスタが交互に上下に配置されている。１アウトオブ８デコーダの第３のウェブ内にはそれぞれ高い方のカットオフ電圧を有する４個のＭＯＳトランジスタと低い方のカットオフ電圧を有する４個のＭＯＳトランジスタが上下に配設されている。その際それぞれ２つのワード線は第１のウェブ、第２のウェブもしくは第３のウェブの互いに対向する側面に沿って配設されている。その際同じ層にある同じウェブの対向する側面に隣接するＭＯＳトランジスタは互いに相補性である。このセルフィールドから厚い方のビット線９０、１７０だけが引出される。その間に配設されている薄い方のビット線１００、１１０、１２０、１３０、１４０、１５０、１６０はデコーダの適切な制御により選択される。
【００４０】
１アウトオブＮデコーダではセルフィールドから周辺に延びているビット線のラスタは２Ｆである。１アウトオブ２Ｎデコーダではラスタは４Ｆに高められる。１アウトオブ４Ｎデコーダではラスタは更に８Ｆとなる。
【００４１】
図１に示されているメモリセル装置は以下のようにして製造することができる。
【００４２】
例えば２×１０¹⁵ｃｍ^-3の基本ドーパント濃度を有するｐドープされた単結晶シリコンから成る基板３０内に例えば１×１０¹⁷ｃｍ^-3のドーパント濃度を有するｐドープされたウェルを注入により形成する。ｐドープウェルの深さは有利には約１μm である。
【００４３】
ｎドープ領域９０ａを約５×１０¹⁵ａｔ／ｃｍ^-2の線量及び例えば１００ｋｅＶの低い注入エネルギーでリン原子をフォトマスクを介して注入することにより拡散領域として形成する。それによりｎドープ領域９０ａは完成メモリセル内でソース又はドレインの作用をする。これに続くｎドープ及び低ｐドープされた層をエピタキシャル成長及びインサイチュードーピングにより形成する。
【００４４】
ｎドープ層９０、１００、１１０、１２０、１３０、１４０、１５０、１６０及び１７０並びに低ｐドープ層９５、１０３、１１５，１２５、１３３、１４３、１５３及び１５５を１０００℃程度の温度で成長させ、１００トル程度、即ち１３３ミリバールで押圧する。ｎドープはＨ₂ 、ＳｉＨ₄ 及びＡｓＨ₃ から成るガス混合物中で行われる。ｐドープはＨ₂ 、ＳｉＨ₄ 及びＢ₂ Ｈ₆ から成るガス混合物中で行われる。
【００４５】
高ｐドープされた層は各層をエピタキシャル堆積後に注入を行って形成する。この注入にはフォトマスクが使用される。注入は例えばホウ素で約３×１０¹²ｃｍ^-2の線量及び２５ｋｅＶ程度のエネルギーで行われる。
【００４６】
ｎドープ最下層９０及びｎドープ領域９０ａはその上方にある他のｎドープ層１００、１１０、１２０、１３０、１４０、１５０及び１６０よりも厚い層厚を有する。層９０、９０ａを厚くすることは、これらの層が部分的に好適には単結晶のシリコン半導体基板３０内にあるためである。特に半導体基板３０が単結晶シリコンから成る場合、層９０の抵抗がそれに隣接するｎドープ領域９０ａにより減らされることが有利である。ｎドープ最上層１７０は層１００、１１０、１２０、１３０、１４０、１５０及び１６０よりも低オームに形成されている。これは例えばｎドープ最上層１７０がケイ化物又は金属から成ることにより行われる。
【００４７】
引続きエッチングによりトレンチ構造を形成し、ウェブ１０と２０との間にトレンチ１９５を形成する。このトレンチ及び積層体の幅はＦであり、トレンチの深さはＮ×（１００ｎｍ＋５０ｎｍ）程度であり、その際Ｎは４〜３２であると有利である。
【００４８】
トレンチ１９５のエッチング後ワード線４０を堆積する。これは例えばまず公知の層形成法の１つ、例えばＣＶＤ（化学蒸着）法の場合多結晶の半導体材料から成るか又は金属から成る層が同形に堆積される。引続きこの層を従来のフォトリソグラフィ処理工程により個々のワード線４０が形成されるように構造化する。個々のワード線４０の間隔はできるだけ狭く選択される。２つのビット線の中心間隔の下限は使用されるフォトリソグラフィプロセスにより決められる。こうして２つの隣接するワード線４０の中心間隔はＦとなる。
【００４９】
ワード線４０を蒸着後ウェブ１０と２０との間にあるトレンチは適当な絶縁材料で満たしてもよい。このような絶縁材料を施すことは特にウェブ１０及び２０の上に導電線を含む別の面を施す場合に有利である。
【００５０】
この実施例の１変形では１つのウェブの上下に配設されたトランジスタの積層体は、ビット線１７を互いに接続することにより直列に接続される。更に異なるウェブ内に配設された積層体はそれぞれｎドープ領域を互いに接続することにより直列に接続することができる。これは共通のドープ領域もしくは共通の層として形成することにより行うと有利である。それにより導電面の数を高めることができる。
【００５１】
図３により示されているワード線及びビット線を制御するための回路装置は特に有利である。
【００５２】
図３に示された回路装置は１アウトオブ８デコーダである。１アウトオブ８デコーダは上述のようにして組立てられる。図３はでｎチャネルＭＯＳトランジスタ及びその相補性のｐチャネルＭＯＳトランジスタには一般的な回路記号が使用される。デコーダは複数のデータ入力を有する回路網であり、入力にある２進数の情報が順次共通の出力にあるように制御される。
【００５３】
図３に示されている上記のようにして形成された１アウトオブ８デコーダではウェブ内に配設されている２つの任意の隣接するビット線の選択が行われる。それにより２つのビット線間にあるトランジスタが読出される。両方のビット線はデコーダの適切な制御により面９０及び１７０のビット線と電気的に接続される。ビット線９０及び１７０は面１００〜１６０のビット線よりも厚く、従って低オームである。面（ビット線）９０及び１７０は図示されていない評価電子装置に転送される。選択はセルフィールド全体に対して行われる。１アウトオブＮデコーダはＬＯＧ₂ （Ｎ）×２のワード線から成り、即ち例えばＮ＝１６の場合８つのワード線から成り、Ｎ＝３２の場合１０のワード線から成る。１アウトオブＮデコーダはセルフィールドのメモリモジュールのように、従って平坦に形成されていると有利な周辺部よりも高く集積されるように形成されている。情報が選択回路の範囲に限定されていることが重要である。ビット線の実効抵抗を低減するにはセルフィールド内のデコーダを頻繁に、例えば典型的には２００のワード線毎に反復することが有利である。
【００５４】
このようなデコーダはセルフィールドを中断することなくセルフィールド内に集積可能である。
【００５５】
ビット線の実効抵抗をビット線の共通接続により更に低下させることができる。
【００５６】
本発明は上記の実施例に限定されるものではない。特に導電形のｎ及びｐは取り替え可能である。
【００５７】
更にプログラマブルメモリセル装置（ＰＲＯＭ）を提供することも本発明の枠内にある。これはキャリア捕獲個所を有する材料からゲート誘電体を形成することにより極めて有利に行うことができる。これは第１のＳｉＯ₂ 層、Ｓｉ₃ Ｎ₄ 層及び第２のＳｉＯ₂ 層を含むＯＮＯ（酸化物／窒化物／酸化物）誘電体と取り替えると有利である。
【００５８】
メモリセル装置のプログラミングは電子の注入により捕獲個所を満たすことによって行われる。これによりゲート誘電体の作用をする各ワード線の下方に導電チャネルが形成されるカットオフ電圧が高められる。カットオフ電圧の上昇値はプログラミング中に印加される電圧の時間及び大きさを介して調整可能である。
【００５９】
ＯＮＯ（酸化物／窒化物／酸化物）誘電体の場合セルフィールド内の注入は行われず、従って注入はデコーダ内だけに必要になる。電荷の蓄積、従ってメモリセル装置のプログラミングはＯＮＯ誘電体を使用する場合例えば電子をファウラー・ノルドハイム・トンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ−Ｔｕｎｎｅｌｎ）によってもまたホット・エレクトロン・インジェクションによっても行うことができる。
【００６０】
ファウラー・ノルドハイム・トンネリングによる情報の書込みにはプログラミングすべきメモリセルは所属のワード線及び所属のビット線を介して選択される。このメモリセルのビット線は低い電位、例えば０ボルトに設定される。それに対してワード線は高い電位、例えば１２Ｖの電圧に設定される。他のビット線は明らかにプログラミング電圧以下にあるように設定された電位に上げられる。他のワード線は他のビット線の電位及びしきい値電圧の合計よりも大きい電位に上げられる。
【００６１】
このしきい値電圧は有限時間内にファウラー・ノルドハイム・トンネリングによりＭＯＳＦＥＴのカットオフ電圧の著しい上昇を行うのに必要な電圧である。
【００６２】
プログラミングの際に選択されたワード線と交差する他の全てのビット線が比較的高い電位にあることから、選択されたワード線と接続されている他のメモリセルはプログラミングされない。それらのメモリセルはＮＡＮＤ形式で接続されると有利である。従ってそれらのメモリセルはドレイン電流がメモリセルを流れるように接続可能である。これは全てのプログラミング過程が極めて少ない電力で済むという利点を有する。
【００６３】
１個のセルのプログラミングに必要なエネルギーは、約E ≒５×１０^-12 キャリア／ｃｍ² ×ｅ×１０Ｖ×（０．５μm ×０．１μm ）＝４×１０^-15 Ｊとなる。
【００６４】
同様にプログラミングをホット・エレクトロン・インジェクションにより行うことも可能である。１個のデコーダは、ワード線が高い電位にある全てのセルが書込まれる１つの面を選択する。その際高い電位にないワード線はプログラミングされない。プログラミングにはプログラミングすべきＭＯＳトランジスタに飽和電圧を印加しなければならない。そのためそのメモリセルに属するビット線は低い電位、有利には接地電位と通常約６Ｖの高い電位との間に設定される。メモリセルに割り当てられたワード線は飽和動作中のＭＯＳトランジスタの電位に設定される。このワード線に関連する電圧は印加された飽和電圧よりも小さく、通常約４Ｖである。他のワード線はもっと高い電位、例えば７Ｖ程度に設定される。この電圧はまだファウラー・ノルドハイム・トンネリングが起こらないようにゲート誘電体の厚さに関係して選択される。他の全てのビット線はその両端が同じ電位、例えば飽和電圧の半分の電圧に設定される。
【００６５】
プログラミングの際に重要なことはプログラミング過程に選択されなかった層が低い電位にあることである。
【００６６】
従って選択されたワード線に沿って他のビット線と接するメモリセルのプログラミングが中断され、電流が流れることが避けられる。高い電圧での飽和動作により、選択されたメモリセルのＭＯＳトランジスタのチャネル動作中にホット・エレクトロンとも呼ばれる高エネルギーの電子が生じる。電子の一部はゲート誘電体に注入され、ゲート誘電体中の捕獲個所にとらえられ、ＭＯＳトランジスタのしきい値電圧を高める。各メモリセルに記憶すべき情報に応じてこのようにして各ＭＯＳトランジスタのしきい値電圧が所望通りに変えられる。
【００６７】
プログラミング時間及びプログラミング電力が僅かであるために、ファウラー・ノルドハイム・プログラミングは有利である。
【図面の簡単な説明】
【図１】本発明によるメモリセル装置の一部切欠斜視図。
【図２】図１に示されたメモリセル装置の拡大断面図。
【図３】メモリセル装置内に含まれるワード線及びビット線を制御するための回路装置の結線図。
【符号の説明】
１０、２０ ウェブ
３０ 半導体基板
４０ ワード線
５０、６０ 積層体
７０ 絶縁領域
１７５、１８５ 絶縁領域（ゲート誘電体）
９０ａ ｎドープ領域（厚いビット線）
９０、９３、１００、１０３、１１０、１１３、
１２０、１２３、１３０、１３３、１４０、１４３、
１５０、１５３、１６０、１６３、１７０ 積層体５０の層
９０、９５、１００、１０５、１１０、１１５、
１２０、１２５、１３０、１３５、１４０、１４５、
１５０、１５５、１６０、１６５、１７０ 積層体６０の層
９０、１００、１１０、１２０、１３０、
１４０、１５０、１６０ ｎドープ層（ビット線）
９３、１１３、１２３、１６３ 高ｐドープ層
１０３、１３３、１４３、１５３ 低ｐドープ層
９５、１１５、１２５、１５５ 高ｐドープ層
１０５、１３５、１４５、１６５ 低ｐドープ層
Ａ、バーＡ、Ｂ、バーＢ、Ｃ、バーＣ ワード線

Claims (15)

1. 半導体基板の主面にこの主面から突出する複数のウェブが配置されており、
   これらのウェブがそれぞれドープ層の積層体を有し、積層体内で隣接する層がそれぞれ互いに反対の導電形にドープされており、
   それぞれ隣接する３つのドープ層がトランジスタの２つのソース／ドレイン領域と１つのチャネル領域を形成し、
   積層体の少なくとも１つの側壁にゲート誘電体が備えられており、
   ウェブに直交してそれぞれ積層体の側壁部分でゲート誘電体と接するワード線が延びており、
   ソース／ドレイン領域の作用をするドープ層がビット線として作用し、
   積層体内に多数のドープ層が設けられ、ドープ層により少なくとも２つの上下に配設されたトランジスタが形成され、それらのトランジスタが共通のソース／ドレイン領域の作用をする共通のドープ層を介して直列に接続されている
   ことを特徴とするメモリセル装置。
2. ウェブ内にそれぞれ共通のソース／ドレイン領域の作用をする共通のドープ層を介して直列に接続されている４〜３２個のトランジスタが上下に配設されるように積層体に多数のドープ層が備えられていることを特徴とする請求項１記載のメモリセル装置。
3. ウェブに直交して複数のワード線が互いに間隔をおいて延びていることを特徴とする請求項１又は２記載のメモリセル装置。
4. チャネル領域の作用をするドープ層がそれぞれ１つのワード線と交差する範囲内で２つの異なるドーパント濃度値の一方に相応するドーパント濃度を有することを特徴とする請求項１又は２記載のメモリセル装置。
5. この２つの異なるドーパント濃度値が２〜１０倍の差を有することを特徴とする請求項４記載のメモリセル装置。
6. ２つの異なるドーパント濃度値の一方が０．５×１０¹⁸ｃｍ^-3〜２×１０¹⁸ｃｍ^-3であり、もう一方が０．５×１０¹⁹ｃｍ^-3〜２×１０¹⁹ｃｍ^-3であることを特徴とする請求項４又は５記載のメモリセル装置。
7. ゲート誘電体がキャリア捕獲個所を有する物質を含んでいることを特徴とする請求項１乃至３のいずれか１つに記載のメモリセル装置。
8. ゲート誘電体が多層系を含んでいることを特徴とする請求項７記載のメモリセル装置。
9. ウェブがそれぞれ絶縁領域により２つに分離されている積層体を含んでいることを特徴とする請求項１乃至８のいずれか１つに記載のメモリセル装置。
10. 隣接するウェブ内に配置されている２つの積層体が、半導体基板内に配置され主面と接しているドープ領域を介して直列に接続されていることを特徴とする請求項９記載のメモリセル装置。
11. ウェブ内に含まれる積層体が積層体及び絶縁領域の上方に配置されている共通の導電層により直列に接続されていることを特徴とする請求項９又は１０記載のメモリセル装置。
12. ビット線を制御するためにそれぞれ２つのビット線間に接続されているＭＯＳトランジスタを有するデコーダが設けられていることを特徴とする請求項１乃至１１のいずれか１つに記載のメモリセル装置。
13. デコーダがウェブ内に上下に配設され直列に接続されたＭＯＳトランジスタを含んでいることを特徴とする請求項１２記載のメモリセル装置。
14. 半導体基板の主面上に複数のドープ層を施し、隣接するドープ層がそれぞれ反対の導電形によりドープされ、
    それぞれ隣接する３個のドープ層がトランジスタの２つのソース／ドレイン領域とチャネル領域を形成し、
    ドープ層により少なくとも２個の互いに積層されたトランジスタを形成すべく複数のドープ層を設け、前記トランジスタを、共通のソース／ドレイン層として働く共通のドープ層を介して直列に接続し、
    ドープ層の構造化によりウェブを形成し、
    ウェブの少なくとも１つの側壁にゲート誘電体を設け、
    ウェブに直交して延びそれぞれ１つの側壁の範囲でゲート誘電体と接するワー
    ド線を形成し、その際ソース／ドレインの作用をするドープ層がビット線として作用することを特徴とするメモリセル装置の製造方法。
15. ドープ層をエピタキシャル法により施すことを特徴とする
    請求項１４記載の方法。

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