KR19990067904A

KR19990067904A - 메모리 셀 장치 및 그 제조 방법

Info

Publication number: KR19990067904A
Application number: KR1019990000911A
Authority: KR
Inventors: 한스 라이징어; 라인하르트 슈텡글; 프란츠 호프만; 볼프강 크라우트슈나이더; 요제프 빌러
Original assignee: 피터 토마스; 지멘스 악티엔게젤샤프트
Priority date: 1998-01-15
Filing date: 1999-01-15
Publication date: 1999-08-25
Also published as: EP0930654B1; CN1118875C; KR100448293B1; US5994746A; JP3728125B2; CN1226748A; JPH11265997A; DE59803328D1; EP0930654A1; TW406419B

Abstract

메모리 셀 장치는 3차원으로 배치된 트랜지스터를 포함한다. 수직 MOS-트랜지스터는 반도체 스트립의 플랭크에 배치되며, 각각의 플랭크에는 다수의 트랜지스터가 층층이 배치된다. 플랭크에 층층이 배치된 트랜지스터는 직렬 접속된다.

Description

메모리 셀 장치 및 그 제조 방법 {MEMORY CELL ARRANGEMENT AND PROCESS FOR PRODUCING THEREOF}

본 발명은 메모리 셀 장치 및 그 제조 방법에 관한 것이다.

메모리 셀은 넓은 기술 분야에 사용된다. 메모리 셀은 ROM(Read Only Memory)으로 불리는 고정 메모리, 및 PROM(Programmable ROM)으로 불리는 프로그램 가능 메모리일 수 있다.

반도체 기판상의 메모리 셀 장치는 그것내에 저장된 정보에 대한 랜덤 액세스를 허용하는 것을 특징으로 한다. 메모리 셀은 다수의 트랜지스터를 포함한다. 판독 과정시 전류가 하나의 트랜지스터를 통해 흐르는지 또는 흐르지 않는지의 여부가 결정된다. 트랜지스터를 통한 전류 흐름 또는 트랜지스터의 차단에는 논리 상태 1 또는 0이 할당된다. 통상적으로 정보의 저장은 소정 차단 특성에 상응하는 도핑을 가진 채널 구역을 포함하는 MOS-트랜지스터가 사용됨으로써 이루어진다.

독일 특허 공개 제 195 10 042호에는 행으로 배치된 MOS-트랜지스터를 포함하는 메모리 셀 장치가 공지되어 있다. 각각의 행에서 MOS-트랜지스터는 직렬 접속된다. 메모리 밀도를 증가시키기 위해, 인접한 행이 교대로 기판의 표면에서 스트립형 종방향 트렌치의 바닥에 그리고 인접한 스트립형 종방향 트렌치 사이에 배치된다. 서로 접속된 소오스/드레인 영역은 관련 도핑 영역으로 형성된다. 라인별 트리거에 의해, 상기 메모리 셀 장치를 판독할 수 있다.

상기 메모리 셀 장치는 메모리 셀에 필요한 면적 필요를 4F²로부터 2F²로 줄이는 것을 특징으로 한다. 여기서, F는 제조에 적용된 포토리소그래픽 공정의 최소 구조물 폭이다. 그러나, 단위 면적 당 메모리 셀의 수를 더욱 증가시킬 수 없다는 단점이 있다.

미국 특허 제 5 409 852호에는 패킹 밀도를 증가시키기 위해 MOS-트랜지스터를 층층이 배치하는 것이 공지되어 있다. 이러한 트랜지스터의 접촉을 위해, 상응하게 구조화되어 금속 접점에 접속된, 매립된 도핑 층이 사용된다.

본 발명의 목적은 선행 기술의 단점을 제거하는 것이다. 특히, 가급적 작은 공간에 가급적 많은 수의 메모리 셀을 배치할 수 있는 메모리 셀 장치를 형성해야 한다.

도 1은 메모리 셀 장치의 측면을 나타낸 사시도.

도 2는 도 1에 도시된 메모리 셀 장치의 확대 단면도.

도 3은 메모리 셀 장치에 포함된 워드 라인 및 비트 라인을 트리거시키기 위한 회로 장치의 회로도.

*도면의 주요 부분에 대한 부호의 설명*

10, 20: 스트립30: 반도체 기판

40: 워드 라인50, 60: 층 스택

70, 175, 185: 절연 영역

상기 목적은 청구범위 제 1항에 따른 메모리 셀 장치, 및 청구범위 제 14항에 따른 그 제조 방법에 의해 달성된다. 본 발명의 다른 실시예는 청구범위 종속항에 제시된다.

반도체 기판의 메인 표면 위로 돌출하는 스트립이 반도체 기판의 메인 표면상에 배치된다. 상기 스트립은 도핑된 층들의 스택을 포함한다. 서로 인접한 층은 반대 도전 타입으로 도핑된다. 각각 3개의 인접한 도핑 층은 전계 효과 트랜지스터의 2개의 소오스/드레인 영역 및 하나의 채널 영역을 형성한다. 스택의 적어도 하나의 측벽에는 게이트 유전체가 제공된다. 상기 스택에 대해 횡으로 뻗은 워드 라인은 스택의 측벽 영역에서 게이트 유전체에 인접한다. 소오스/드레인 영역으로 작용하는 도핑 층은 동시에 메모리 셀 장치의 비트 라인으로 작용한다. 공통의 소오스/드레인 영역으로 작용하는 하나의 공통 도핑 층을 통해 직렬 접속된 적어도 2개의 층층이 배치된 트랜지스터가 도핑 층으로 구현될 정도로 많은 도핑 층이 메모리에 제공된다.

상기 메모리 셀 장치에서는 워드 라인 중 하나, 채널 영역으로 작용하는 도핑 층, 그리고 소오스/드레인 영역으로 작용하는 2개의 인접한 도핑 층 사이의 교차점이 각각 하나의 트랜지스터를 형성한다. 직렬 접속된 인접한 트랜지스터는 공통의 소오스/드레인 영역을 갖는다. 트랜지스터내에서 전류 흐름은 스택의 측벽에 대해 평행하게 이루어진다.

바람직하게는 공통의 소오스/드레인 영역으로 작용하는 하나의 공통 도핑 층을 통해 직렬 접속된 4 내지 32개의 트랜지스터가 스트립에 층층이 배치될 정도로 많은 도핑 층이 스택에 제공된다. 이로 인해, 높은 패킹 밀도가 얻어진다.

스트립은 기판의 메인 표면에 대해 평행하게 스트립형 횡단면을 갖는다. 인접한 스트립은 바람직하게는 서로 평행하게 배치된다.

서로 이격된 다수의 워드 라인이 스트립에 대해 횡으로 뻗는다. 따라서, 각각의 워드 라인을 통해 트리거될 수 있는 다수의 트랜지스터가 스트립의 종방향 폭을 따라 서로 나란히 배치된다.

본 발명에 의해, 3차원의 공간이 정보의 저장 및/또는 후속 전달을 위해 사용되는 메모리 셀 장치가 형성된다. 이것은 N개의 트랜지스터가 층층이 배치됨으로써 이루어진다. 이로 인해, 메모리 당 필요한 면적이 4F²로부터 4F²/N로 감소된다. 이러한 면적 감소는 N 트랜지스터의 스택을 3차원으로 층층이 집적함으로써 이루어진다.

트랜지스터의 스택에 의해 본 발명에 따른 면적 감소의 목적이 달성된다. 다른 조치는 메모리 셀 장치의 제조 가능성을 간소화시키며 가급적 높은 회로 속도를 야기시킨다. 따라서, 개별 특징이 중요하지 않다. 여기서 사용되는 용어는 그것의 가장 넓은 의미로 이해되어야 한다.

특히, 게이트 유전체라는 용어는 어떤 방식으로도 제한되지 않는다. 게이트 유전체는 종래의 유전체, 및 예컨대 Si₃N₄, Ta₂O₅, Al₂O₃또는 TiO₂를 포함하는, 큰 전하 캐리어 포획 횡단면을 가진 유전체를 포함한다. 그러나, 예컨대 제 1 SiO₂-층, Si₃N₄-층 및 제 2 SiO₂-층을 포함하는 순서 ONO(산화물/질화물/산화물)의 구성을 가진 보다 복잡한 게이트 유전체가 다루어질 수도 있다. 이로 인해, 제조 과정에서 프로그램 가능한 메모리 셀 장치 및 그것의 작동 동안 프로그램 변경 가능한 메모리 셀 장치를 형성하는 것이 가능하다.

본 발명의 실시예에 따라 논리 값 0 및 1의 저장은 트랜지스터가 채널 영역에서 상이한 도펀트 농도를 가짐으로써 이루어진다. 하나의 논리 값이 저장된 트랜지스터는 채널 영역에서 제 1 도펀트 농도값을 가지며, 제 2 논리 값이 저장된 트랜지스터는 제 1 도펀트 농도값과는 다른 제 2 도펀트 농도값을 갖는다. 채널 영역에서 상이한 도펀트 농도는 트랜지스터의 상이한 차단 전압을 야기시키고 상이한 논리값의 구별을 가능하게 한다.

채널 영역에서 도펀트 농도가 2 내지 10 팩터 정도 서로 차이나면, 저장된 정보의 확실한 판독이 이루어진다.

하나의 도펀트 농도값은 0.5 x 10¹⁸cm^-3내지 2 x 10¹⁸cm^-3의 범위이고, 다른 도펀트 농도값은 0.5 x 10¹⁹cm^-3내지 2 x 10¹⁹cm^-3의 범위이다.

본 발명의 다른 실시예에 따르면, 게이트 유전체가 전하 캐리어 트랩을 가진 재료로 이루어진다. 게이트 유전체는 특히 층들 중 하나가 인접한 층 보다 높은 전하 캐리어 포획 횡단면을 갖는 다층 시스템으로 형성된다. 게이트 유전체에서 포획된 전하 캐리어는 트랜지스터의 차단 전압에 영향을 준다. 메모리 셀 장치의 상기 실시예에서는 전하 캐리어의 의도적 투입에 의해 논리 정보가 저장된다.

본 발명의 다른 실시예에 따르면, 스트립이 절연 영역에 의해 분리된 2개의 층 스택을 포함한다. 상기 절연 영역은 마찬가지로 스트립형으로 형성되며 2개의 스트립형 층 스택을 규정할 수 있다. 이 실시예에서는 스트립이 서로 마주 놓인 측벽에 구현된다. 따라서, 패킹 밀도가 더욱 증가된다.

인접한 스트립에 배치된 각각 2개의 층 스택이 반도체 기판내에 배치된, 메인 표면에 인접한 도핑 영역을 통해 직렬로 접속되는 것이 본 발명의 범주에 속한다. 또한, 하나의 스트립내에 포함된 층 스택이 층 스택 및 절연 영역의 상부에 배치된 하나의 공통 도전층을 통해 직렬 접속될 수 있다.

직렬 결선에서 인접한 층 스택에 의해 전기 평면의 수가 증가된다.

본 발명에 따른 메모리 셀 장치는 그것의 구성 부분의 특별한 토포로지에 국한되지 않는다. 그러나, 여기에 제시된 공간적 배치가 특히 바람직하다. 트랜지스터의 활성 영역은 차례로 놓이는 한편, 다른 회로 소자는 임의의 배치를 가질 수 있다. 트랜지스터의 다른 구성 부분들도 여러 가지 방식으로 배치될 수 있다. 게이트 유전체가 반도체 기판의 메인 표면에 대해 수직으로 배치됨으로써, 매우 양호한 공간 이용이 이루어질 수 있다. 이러한 배치는 바람직하게는 게이트 유전체가 스트립의 측벽에 배치됨으로써 이루어질 수 있다.

스택내에 층층이 배치된 비트 라인의 접촉은 여러 가지 방식으로 이루어질 수 있다. 특히, 각각의 비트 라인이 셀 필드의 가장 자리에서 노출되도록, 층 스택이 구조화될 수 있다. 이 경우, 층 스택은 셀 필드의 가장자리에서 사다리꼴 횡단면을 갖는다. 상기 사다리꼴 횡단면인 경우, 층 스택에서 하부에 배치된 비트 라인이 그 위에 배치된 비트 라인을 측면으로 돌출한다.

대안으로서, 층층이 배치된 비트 라인을 하나의 디코더에 의해 트리거시키는 것도 본 발명의 범주에 속한다. 바람직하게는 상기 디코더가 층 스택내에 구현된다. 이것을 위해, 층 스택과 교차하는 부가의 선택 라인이 제공된다. 이로 인해, 선택 라인 중 하나와 층 스택 사이의 교차점에 디코더의 트랜지스터가 구현된다. 따라서, 상기 디코더의 트랜지스터의 구성은 메모리 셀 필드에서 트랜지스터의 구성과 유사하다. 각각의 디코더 트랜지스터는 2개의 인접한 비트 라인 사이에 접속된다. 메모리 셀 필드에 트랜지스터가 층층이 배치될 정도로 많은 디코더 트랜지스터가 층층이 배치되며 서로 직렬 접속된다. 디코더 트랜지스터의 상이한 차단 전압은 디코더 트랜지스터의 채널 영역에서 상이한 도펀트 농도에 의해 구현된다. 하나의 스트립에 다수의 디코더가 구현되어야 하면, 디코더 사이에 메모리 셀 장치의 트랜지스터들이 배치될 수 있다. 이로 인해, 비트 라인을 통한 너무 큰 전압 강하가 피해진다.

메모리 셀 장치의 제조를 위해, 도핑 층들이 반도체 기판의 메인 표면상에 제공된다. 인접한 도핑 층은 반대 도전 타입으로 도핑된다. 도핑 층의 구조화에 의해 스트립이 형성된다. 스트립의 적어도 하나의 측벽에 게이트 유전체가 제공된다. 스트립에 대해 횡으로 뻗으며 스트립의 측벽 영역에서 게이트 유전체에 인접한 워드 라인이 형성된다.

바람직하게는 도핑 층이 에피택시에 의해 제공된다. 바람직하게는 에피택시가 원위치 도핑된다. 상이한 정보가 채널 영역에서 상이한 도핑의 형태로 구현되어야 하면, MOS-트랜지스터에 대한 도펀트 농도가 채널 영역을 포함하는 각각의 도핑 층의 성장 후 주입에 의해 세팅된다.

본 발명의 또다른 장점, 특수성 및 바람직한 실시예는 청구범위 종속항 및 도면을 참고로 한 하기의 실시예 설명에 제시된다.

도 1에 도시된 메모리 셀 장치에는 2개의 메모리 셀 라인을 형성하는 스트립(10), (20)이 도시된다. 스트립(10) 및 (20)은 바람직하게는 단결정 실리콘으로 이루어진 반도체 기판(30)의 표면상에 배치된다. 반도체 기판(30)은 적어도 셀 필드의 영역에서 약 10¹⁷cm^-3의 도펀트 농도로 p-도핑된다. 반도체 기판(30)내에는 n-도핑 영역(90a)이 배치된다. 상기 n-도핑 영역(90a)은 약 200nm의 깊이 및 4 x 10¹⁹cm^-3의 도펀트 농도를 갖는다. 각각의 스트립(10), (20)의 하부에는 2개의 n-도핑 영역(90a)이 배치된다.

스트립(10) 및 (20)상에는 워드 라인(40)이 배치된다. 워드 라인(40)은 도전 물질, 예컨대 하이 도핑된 반도체 물질, 예컨대 다결정 실리콘으로 이루어진다. 실리콘으로 이루어진 워드 라인(40)은 부가로 규화될 수 있다. 물론, 워드 라인(40)이 금속으로 이루어질 수도 있다. 워드 라인(40)은 반도체 기판(30)의 표면에 대해 평행하게 그리고 스트립(10) 및 (20)의 길이방향 폭에 대해 수직으로 연장된다.

스트립(20)의 정확한 구성은 도 2에 도시된다. 스트립(10) 및 (20)은 절연 영역(70)에 의해 서로 분리된 층 스택(50) 및 (60)을 포함한다. 절연 영역(70)은 SiO₂를 함유한다. 각각의 층 스택(50) 및 (60)은 다수의 층층이 배치된 층을 포함한다. 여기서, 하나의 층 스택(50)은 층(90), (93), (100), (103), (110), (113), (120), (123), (130), (133), (140), (143), (150), (153), (160), (163) 및 (170)을 포함한다. 다른 층 스택(60)은 층(90), (95), (100), (105), (110), (115), (120), (125), (130), (135), (140), (145), (150), (155), (160), (165) 및 (170)을 포함한다. 층(90), (100), (110), (120), (130), (140), (150), (160) 및 (170)은 n-타입의 하이 도핑을 갖는다. n-도핑 층(90), (100), (110), (120), (130), (140), (150), (160) 및 (170)이 메모리 셀에서 비트 라인으로 사용되기 때문에, 그것은 도펀트, 예컨대 인의 가급적 높은 농도를 갖는다. 벌크 저항을 가급적 적게 유지하기 위해, 비트 라인내의 도펀트 농도는 바람직하게는 5 x 10¹⁹cm^-3보다 크다. n-도핑 층(90), (100), (110), (120), (130), (140), (150) 및 (160)은 각각 50nm의 두께를 가지며, n-도핑 층(170)은 400nm의 두께를 갖는다.

하나의 층 스택(50)은 n-도핑 층(90), (100), (110), (120), (130), (140), (150), (160) 및 (170) 사이에 놓인 p-도핑 층(93), (103), (113), (123), (133), (143), (153) 및 (163)을 포함한다. 상기 p-도핑 층은 각각 100nm의 두께를 갖는다. 층(93), (113), (123) 및 (163)은 하이 도핑된다. 이에 반해, 다른 p-도핑 층(103), (133), (143) 및 (153)은 로우 도핑된다. 층 스택(60)도 p-타입의 도펀트로 도핑된 층(95), (105), (115), (125), (135), (145), (155) 및 (165)를 포함하며, 상기 층들은 각각 100nm의 두께를 갖는다. 여기서, 층(105), (135), (145) 및 (165)은 하이 도핑된다. 이에 반해, 다른 p-도핑 층(95), (115), (125) 및 (155)은 로우 도핑된다. 로우 도핑은 바람직하게는 1 x 10¹⁸cm^-3인 반면, 하이 도핑은 바람직하게는 1 x 10¹⁹cm^-3이다. 로우 및 하이 도핑은 상이한 차단 전압을 가지며, 저장된 논리 상태 0 또는 1의 구별을 가능하게 한다. n-타입 도펀트로 도핑된 비트 라인의 도핑은 바람직하게는 적어도 4 x 10¹⁹cm^-3이다. 도핑은 1 x 10²⁰cm^-3이상인 것이 바람직하다. 도펀트 농도가 4 x 10¹⁹cm^-3일 때, 비트 라인은 약 2㏁㎝의 비저항을 갖는다.

층 스택(60)의 층층이 배치된 층(90), (95), (100), (105), (110), (115), (120), (125), (130), (135), (140), (145), (150), (155), (160), (165), (170)에 의해 8개의 층층이 놓인 트랜지스터가 형성된다. 마찬가지로, 층 스택(50)의 층층이 배치된 층(90), (93), (100), (103), (110), (113), (120), (123), (130), (133), (140), (143), (150), (153), (160), (163), (170)이 8개의 층층이 놓인 트랜지스터를 형성한다. 층 스택(50) 및 (60)의 측면에서 스트립(10), (20)의 가장자리 영역에 SiO₂를 함유하는 절연 영역(175) 및 (185)이 배치된다. 절연 영역(175) 및 (185)은 층 스택(50) 및 (60)으로 형성된 트랜지스터의 게이트 유전체로 사용된다. 게이트 유전체로 사용되는 절연 영역(175) 및 (185)은 대략 10nm의 두께를 갖는다.

메모리 셀의 프로그램 가능성을 얻기 위해, 게이트 유전체가 높은 전하 캐리어 포획 횡단면을 가진 재료로 이루어지는 것이 바람직하다. 이것은 예컨대, Si₃N₄와 같은 적합한 질화물, 또는 Ta₂O₅, Al₂O₃또는 TiO₂와 같은 산화물이 사용됨으로써 이루어진다.

메모리 셀 라인은 선택된 메모리 트랜지스터와 주변 사이의 비트 라인의 유효 저항이 소위 얇은 비트 라인(100) 내지 (160)의 비저항, 소위 두꺼운 비트 라인(90), (90a) 및 (170)의 비저항 및 그 길이로부터 얻어지도록 형성된다. 층(90) 및 인접한 n-도핑 영역(90a)은 공통으로 두꺼운 비트 라인으로 작용한다. 2000F의 비트 라인 길이, 최소 구조물 폭(F)의 비트 라인 두께, 1㏁㎝의 비저항(이것은 1 x 10²⁰cm^-3에 상응함) 및 최소 구조물 폭 F = 0.5㎛에서, 두꺼운 비트 라인의 저항은 40㏀이다. 얇은 비트 라인의 저항은 최대 20㏀인 것이 바람직하다. 상기 치수를 가진 2개의 비트 라인의 커패시턴스는 1000셀의 길이에 대해 0.6pF이다. 따라서, 최악의 경우 최대 2 x (20 + 20) ㏀ x 0.6pF ≒ 50ns의 액세스 시간이 나타난다.

인접한 워드 라인의 중심 사이의 간격은 예컨대 2F이다. 여기서, F는 최소로 제조 가능한 구조물 크기이며, 예컨대 0.1 내지 0.5㎛이다.

스트립(10) 및 (20)은 측면 플랭크를 갖는다. 워드 라인(40)은 상기 측면 플랭크를 통해 연장된다. 측면 플랭크에는 비트 라인(90), (100), (110), (120), (130), (140), (150), (160) 및 (170)과 워드 라인(40) 사이의 교차점이 놓인다. 교차 영역은 메모리 셀로 규정된다. 이로 인해, 4F²/N의 면적이 필요하다. N = 8비트 라인이 층층이 배치되면, 메모리 셀 당 0.5F²의 면적이 필요하다. 즉, F = 0.5㎛ 일 때: 0.125㎛².

워드 라인(40)과 비트 라인(90), (100), (110), (120), (130), (140), (150), (160) 및 (170)이 교차하는 영역은 메모리 셀 장치의 메모리 셀 필드에 상응한다. 상기 메모리 셀 필드의 외부에는 도시되지 않은 선택 스위치가 제공된다. 선택 스위치는 비트 선택 라인을 포함한다. 다수의 층층이 놓인 비트 라인은 도시되지 않은 금속층을 통해 하나의 노드로 통합될 수 있다. 노드에 모이는 비트 라인의 수에 상응하는 수의 비트 선택 라인이 노드와 부가의 도핑 층 사이에 배치된다.

비트 라인의 특히 바람직한 접속은 디코더가 셀 필드내에 집적됨으로써 이루어진다.

이러한 집적은 바람직하게는 3차원으로, 특히 스트립(10) 및 (20)이 갖는 구조와 동일한 구조로 이루어진다. 메모리 셀 장치의 판독을 위해, 적어도 하나의 1 from 8 디코더가 제공된다. 상기 디코더는 6개의 연속하는 워드 라인(A,, B,, C,)(참고: 도 3)을 포함한다. 상기 워드 라인은 2개의 층층이 놓인 비트 라인(100 내지 160)을 두꺼운 비트 라인(90, 170)에 도전 접속시키는 것을 가능하게 한다(예컨대, (150)를 (170)에 그리고 (140)을 (90)에 접속). 따라서, 8개의 층층이 놓인 트랜지스터의 스택으로부터 하나의 위치가 선택될 수 있다. MOS-트랜지스터는 상이한 차단 전압을 갖는다. 1 from 8 디코더의 제 1 스트립내에는 높은 차단 전압을 가진 하나의 MOS-트랜지스터 및 낮은 차단 전압을 가진 하나의 MOS-트랜지스터가 교대로 층층이 배치된다. 1 from 8 디코더의 제 2 스트립내에는 높은 차단 접압을 가진 2개의 MOS-트랜지스터 및 낮은 차단 전압을 가진 2개의 MOS-트랜지스터가 교대로 층층이 배치된다. 1 from 8 디코더의 제 3 스트립내에는 높은 차단 전압을 가진 4개의 MOS-트랜지스터 및 낮은 차단 전압을 가진 4개의 MOS-트랜지스터가 층층이 배치된다. 각각 2개의 워드 라인은 제 1 스트립 또는 제 2 스트립 또는 제 3 스트립의 서로 마주 놓인 플랭크를 따라 배치된다. 마주 놓인 플랭크에서 하나의 동일한 스트립의 위치가 인접한 MOS-트랜지스터는 서로 상보형이다. 셀 필드로부터 두꺼운 비트 라인(90), (170)만이 빠져나온다. 그 사이에 배치된 얇은 비트 라인(100),(110), (120), (130), (140), (150), (160)은 디코더의 상응하는 트리거에 의해 선택된다.

1 from N 디코더에서 셀 필드로부터 주변으로 뻗은 비트 라인의 그리드는 2F이다. 1 from 2N 디코더에서 그리드는 4F로 증가한다. 1 from 4N 디코더에서 그리드는 8F이다.

도 1에 도시된 메모리 셀 장치는 하기와 같이 제조될 수 있다:

2 x 10¹⁵cm^-3의 기본 도핑 농도를 가진 예컨대 p-도핑된 단결정 실리콘으로 이루어진 기판(30)내에 예컨대 1 x 10¹⁷cm^-3의 도펀트 농도를 가진 p-도핑 웰이 주입에 의해 형성된다. p-도핑 웰의 깊이는 바람직하게는 대략 1㎛이다.

n-도핑 영역(90a)은 포토 마스크를 통해 대략 5 x 10¹⁵at/cm^-2의 도우즈 및 예컨대 100 keV의 낮은 주입 에너지로 인 원자를 주입함으로써 확산 영역으로서 제조된다. 따라서, 완성된 메모리 셀에서 n-도핑 영역(90a)이 소오스 또는 드레인으로 사용된다. 다음 n-도핑 층 및 로우 p-도핑 층은 에피택셜 성장 및 원위치 도핑에 의해 제조된다.

n-도핑 층(90), (100), (110), (120), (130), (140), (150), (160) 및 (170) 그리고 로우 p-도핑 층(95), (103), (115), (125), (133), (143), (153) 및 (155)는 T = 1000℃의 온도로 성장되고 100 Torr, 즉 133 밀리바아로 가압된다. n-도핑은 H₂, SiH₄및 AsH₃로 이루어진 가스 혼합물에서 이루어진다. p-도핑은 H₂, SiH₄및 B₂H₆로 이루어진 가스 혼합물에서 이루어진다.

하이 p-도핑 층은 각각의 층의 에피택셜 증착 후 주입이 이루어짐으로써 제조된다. 상기 주입을 위해 포토마스크가 사용된다. 주입은 예컨대 대략 3 x 10¹²cm^-2의 도우즈 및 25keV의 에너지를 가진 붕소로 이루어진다.

가장 하부의 n-도핑 층(90) 및 n-도핑 영역(90a)은 그것의 상부에 있는 다른 n-도핑 층(100), (110), (120), (130), (140), (150) 및 (160) 보다 큰 층 두께를 갖는다. 층(90), (90a)의 보다 큰 두께는 그것이 부분적으로 바람직하게는 단결정 반도체 기판(30)의 내부에 놓이기 때문에 얻어진다. 특히, 반도체 기판(30)이 단결정 실리콘으로 이루어질 때, 층(90)의 저항이 그것에 인접한 n-도핑 영역(90a)에 의해 감소되는 것이 바람직하다. 가장 상부의 n-도핑 층(170)은 층(100), (110), (120), (130), (140), (150) 및 (160) 보다 낮은 옴 저항으로 형성된다. 이것은 예컨대 가장 상부의 n-도핑 층(170)이 규화물 또는 금속으로 제조됨으로써 이루어진다.

그리고 나서, 에칭에 의해 트렌치 구조물이 제조됨으로써, 스트립(10)과 (20) 사이에 트렌치(195)가 형성된다. 트렌치 및 스택의 폭은 F이고, 트렌치의 깊이는 N x (100nm + 50nm)이며, 여기서 N은 바람직하게는 4 내지 32이다.

트렌치(195)의 에칭 후에 워드 라인(40)이 증착된다. 이것은 공지된 층 형성 방법 중 하나에서, 예컨대 CVD(Chemical Vapour Deposition)-방법에서 먼저 다결정 반도체 재료 또는 금속으로 이루어진 하나의 층이 일치하게 증착됨으로써 이루어진다. 그리고 나서, 상기 층이 종래의 포토그래픽 단계에 의해 구조화됨으로써, 개별 워드 라인(40)이 형성된다. 개별 워드 라인(40) 사이의 간격은 가급적 작게 선택된다. 비트 라인의 2개의 중심 사이의 간격의 하한치는 적용되는 포토리소그래픽 공정에 의해 결정된다. 따라서, 2개의 인접한 워드 라인(40)의 중심 사이의 간격이 F이다.

워드 라인(40)의 제공 후, 스트립(10) 및 (20) 사이에 있는 트렌치가 적합한 절연 물질로 채워질 수 있다. 절연 물질을 이러한 방식으로 제공하는 것은 특히 스트립(10) 및 (20)의 상부에 전기 라인을 포함하는 부가의 평면이 제공되어야 하는 경우에 바람직하다.

이러한 실시예의 변형예에서는 관련 비트 라인(170)이 서로 접속됨으로써, 한 스트립의 층층이 배치된 트랜지스터의 스택이 직렬 접속된다. 또한, 관련 n-도핑 영역이 서로 접속됨으로써, 상이한 스트립에 배치된 스택이 직렬 접속된다. 이것은 바람직하게는 공통의 도핑 영역 또는 공통의 층으로서 디자인함으로써 이루어진다. 이로 인해, 전기 평면의 수가 증가될 수 있다.

도 3에 도시된, 워드 라인 및 비트 라인을 트리거시키기 위한 회로 장치가 특히 바람직하다.

도 3에 도시된 회로 장치는 1 from 8 디코더이다. 1 from 8 디코더는 전술한 바와 같이 구성된다. 도 3에서 n-채널 MOS 트랜지스터 및 그것에 대해 상보형인 p-채널 MOS 트랜지스터는 일반적인 통상의 심벌로 표시된다. 디코더는 다수의 데이터 입력을 가지며, 상기 입력에 놓인 2진 정보를 차례로 하나의 공통 출력에 인가하는 조합 회로이다.

전술한 바와 같이 구성된, 도 3에 도시된 1 from 8 디코더에서는, 스트립내에 배치된 2개의 임의의 인접한 비트 라인의 선택이 이루어진다. 이로 인해, 2개의 비트 라인 사이에 있는 트랜지스터가 판독된다. 2개의 비트 라인은 디코더의 상응하는 트리거에 의해 평면(90) 및 (170)의 비트 라인에 전기 접속된다. 비트 라인(90) 및 (170)은 두껍기 때문에 평면(100) 내지 (160)의 비트 라인 보다 낮은 옴 저항을 갖는다. 평면(90) 및 (170)은 도시되지 않은 평가 회로로 전달된다. 상기 선택은 전체 셀 필드에 대해 이루어진다. 1 from N 디코더는 log₂(N) * 2 워드 라인, 예컨대 N = 16일 때 8 워드 라인, N = 32일 때 10 워드 라인으로 이루어진다. 1 from N 디코더는 셀 필드의 메모리 모듈과 마찬가지로 구성되므로, 평면으로 형성된 나머지 주변 보다 고집적된다. 선택 회로의 영역에서 정보가 결정되는 것이 중요하다. 비트 라인의 유효 저항을 최소화하기 위해, 디코더를 셀 필드에서 보다 자주 예컨대 모두 100 워드 라인을 반복하는 것이 중요하다.

이러한 디코더는 셀 필드의 파괴 없이 셀 필드에 집적될 수 있다.

비트 라인을 함께 접속함으로써 비트 라인의 유효 저항을 보다 낮출 수 있다.

본 발명이 도시된 실시예에 국한되는 것은 아니다. 특히 도전 타입 n 및 p가 교체될 수 있다.

또한, 프로그램 가능 메모리 셀 장치(PROM)를 형성하는 것도 본 발명의 범주에 속한다. 이것은 게이트 유전체가 전하 캐리어의 트랩을 가진 재료로 형성됨으로써 특히 바람직하게 이루어질 수 있다. 바람직하게는 이것이 제 1 SiO₂-층, Si₃N₄ㅡ층 및 제 2 SiO₂-층을 포함하는 ONO-유전체(산화물/질화물/산화물)로 대체된다.

메모리 셀 장치의 프로그래밍은 전자의 주입을 이용한 트랩의 충전에 의해 이루어진다. 이로 인해, 차단 전압이 증가한다. 상기 차단 전압에서는 게이트 전극으로 작용하는 각각의 워드 라인의 하부에 도전 채널이 형성된다. 차단 전압 증가의 값은 프로그래밍 동안 인가되는 전압의 시간 및 크기에 따라 설정될 수 있다.

ONO-유전체(산화물/질화물/산화물)에서는 셀 필드에서 주입이 생략되므로, 디코더에서만 주입이 필요하다. 전하의 저장 및 그에 따라 메모리 셀 장치의 프로그래밍은 ONO-유전체의 사용시 예컨대 전자의 Fowler-Nordheim-터널 및 열전자 주입(Hot-Electron-Injection)에 의해 이루어질 수 있다.

Fowler-Nordheim-터널에 의한 정보의 기록을 위해, 프로그램될 메모리 셀이 관련 워드 라인 및 관련 비트 라인을 통해 선택된다. 메모리 셀의 비트 라인은 낮은 전위, 예컨대 0 볼트에 접속된다. 이와는 달리, 관련 워드 라인은 높은 전위, 예컨대 12 볼트에 접속된다. 다른 비트 라인은 프로그래밍 전압 보다 현저히 낮은 전위로 상승한다. 다른 워드 라인은 다른 워드 라인의 전위와 한계치 전압의 합 보다 큰 전위로 상승한다.

한계치 전압은 무한 시간 동안 Fowler-Nordheim-터널에 의한 MOSFET의 차단 전압의 현저한 상승이 이루어져야 하는 전압이다.

프로그래밍시 선택된 워드 라인과 교차하는 모든 다른 비트 라인이 높은 전위에 접속되기 때문에, 선택된 워드 라인에 접속된 다른 메모리 셀이 프로그램되지 않는다. 메모리 셀은 바람직하게는 NAND-구성으로 접속된다. 따라서, 메모리 셀은 드레인 전류가 메모리 셀을 통해 흐르도록 접속될 수 있다. 이것은 전체 프로그래밍 과정이 매우 적은 전력으로 이루어진다는 장점을 갖는다.

하나의 셀을 프로그래밍하기 위해 필요한 에너지는 대략 E≒ 5 x 10^-12전하 캐리어/㎠ x e x 10V x (0.5㎛ x 0.1㎛) = 4 x 10^-15J이다.

열전자 주입에 의한 프로그래밍도 가능하다. 디코더는 높은 전위에 접속된 워드 라인을 가진 모든 셀이 기록되는 평면을 선택한다. 이 경우 높은 전위에 접속되지 않은 워드 라인은 프로그램되지 않는다. 프로그래밍을 위해 프로그램될 MOS-트랜지스터에 포화 전압이 인가된다. 이것을 위해, 메모리 셀에 관련된 비트 라인이 낮은 전위, 바람직하게는 접지 전위, 와 통상적으로 대략 6 볼트의 높은 전위 사이에 놓인다. 메모리 셀에 할당된 워드 라인은 MOS-트랜지스터가 포화 동작에 놓이는 전위에 접속된다. 워드 라인에 인가되는 전압은 인가된 포화 전압 보다 작고 통상적으로 대략 4 볼트이다. 다른 워드 라인은 보다 높은 전위, 예컨대 7볼트에 접속된다. 이 전압은 게이트 유전체의 두께에 따라 선택되므로, Fowler-Nordheim-터널이 발생하지 않는다. 모든 다른 비트 라인은 2개의 평면에서 동일한 전위에, 예컨대 포화 전압의 절반에 접속된다.

프로그래밍시 프로그래밍 과정을 위해 선택되지 않은 위치는 낮은 전위에 접속되는 것이 중요하다.

따라서, 선택된 워드 라인을 따라 다른 비트 라인에 놓인 메모리 셀의 프로그래밍이 중단되고 전류가 흐르지 않는다. 높은 전압에서 포화 동작에 의해 선택된 메모리 셀의 MOS-트랜지스터의 채널 동작 동안 풍부한 에너지의 전자가 생긴다. 상기 전자는 열전자(hot electrons)라고도 한다. 이것은 부분적으로 게이트 유전체로 주입된다. 전자는 게이트 유전체에서 트랩에 의해 고정되고 MOS-트랜지스터의 한계치 전압을 증가시킨다. 따라서, 각각의 메모리 셀에 저장될 정보에 따라 각각의 MOS-트랜지스터의 한계치 전압이 의도한 바대로 변동된다.

짧은 프로그래밍 시간 및 낮은 프로그래밍 전력으로 인해, Fowler-Nordheim--프로그래밍이 바람직하다.

본 발명에 의해 가급적 작은 공간에 가급적 많은 수의 메모리 셀을 배치할 수 있는 메모리 셀 장치 및 그 제조 방법이 제공된다.

Claims

- 반도체 기판의 메인 표면 위로 돌출한 스트립이 반도체 기판의 메인 표면상에 배치되고,

- 스트립은 서로 반대 도전 타입으로 도핑된 인접한 층들의 스택을 포함하며,

- 각각 3개의 인접한 도핑 층이 트랜지스터의 2개의 소오스/드레인 영역 및 채널 영역을 형성하고,

- 스택의 적어도 하나의 측벽에 게이트 유전체가 제공되며,

- 스택의 측벽 영역에서 게이트 유전체에 인접한 워드 라인이 스트립에 대해 횡으로 뻗고,

- 소오스/드레인 영역으로 작용하는 도핑 층이 비트 라인으로 작용하며,

- 공통의 소오스/드레인 영역으로 작용하는 공통 도핑 층을 통해 직렬 접속되는 적어도 2개의 층층이 배치된 트랜지스터가 도핑 층으로 구현될 정도로 많은 도핑 층이 스택내에 제공되는 것을 특징으로 하는 메모리 셀 장치.
제 1항에 있어서, 공통 소오스/드레인 영역으로 작용하는 공통 도핑 층을 통해 직렬 접속된 4 내지 32 트랜지스터가 스트립내에 층층이 배치될 정도로 많은 도핑 층이 스택에 제공되는 것을 특징으로 하는 메모리 셀 장치.
제 1항 또는 2항에 있어서, 서로 이격된 다수의 워드 라인이 스트립에 대해 횡으로 뻗는 것을 특징으로 하는 메모리 셀 장치.
제 1항에 있어서, 채널 영역으로 작용하는 도핑 층이 워드 라인과의 교차 영역에서 2개의 상이한 도펀트 농도값 중 하나에 상응하는 도펀트 농도를 갖는 것을 특징으로 하는 메모리 셀 장치.
제 4항에 있어서, 2개의 상이한 도펀트 농도값이 팩터 2 내지 10 정도 서로 차이나는 것을 특징으로 하는 메모리 셀 장치.
제 4항 또는 5항에 있어서,

- 2개의 상이한 도펀트 농도값 중 하나가 0.5 x 10¹⁸cm^-3내지 2 x 10¹⁸cm^-3이고,

- 2개의 상이한 도펀트 농도값 중 다른 하나가 0.5 x 10¹⁹cm^-3내지 2 x 10¹⁹cm^-3인 것을 특징으로 하는 메모리 셀 장치.
제 1항, 2항, 4항 또는 5항에 있어서, 게이트 유전체가 전하 캐리어 트랩을 가진 재료를 함유하는 것을 특징으로 하는 메모리 셀 장치.
제 1항, 2항, 4항 또는 5항에 있어서, 게이트 유전체가 다층 시스템을 포함하는 것을 특징으로 하는 메모리 셀 장치.
제 1항에 있어서, 스트립이 절연 영역에 의해 분리된 층 스택을 포함하는 것을 특징으로 하는 메모리 셀 장치.
제 9항에 있어서, 인접한 스트립에 배치된 2개의 층 스택이 반도체 기판내에 배치된, 메인 표면에 인접한 도핑 영역을 통해 직렬 접속되는 것을 특징으로 하는 메모리 셀 장치.
제 9항 또는 10항에 있어서, 스트립내에 포함된 층 스택이 층 스택 및 절연 영역의 상부에 배치된 공통의 도전층을 통해 직렬 접속되는 것을 특징으로 하는 메모리 셀 장치.
제 1항, 2항, 4항, 5항, 9항 또는 10항에 있어서, 각각 2개의 비트 라인 사이에 접속된 MOS-트랜지스터를 포함하는 하나의 디코더가 비트 라인을 트리거시키기 위해 제공되는 것을 특징으로 하는 메모리 셀 장치.
제 12항에 있어서, 디코더가 스트립내에 층층이 배치된, 직렬 접속된 MOS-트랜지스터를 포함하는 것을 특징으로 하는 메모리 셀 장치.
- 서로 반대 도전 타입의 도핑층들이 반도체 기판의 메인 표면상에 제공되는 단계,

- 도핑층의 구조화에 의해 스트립이 형성되는 단계,

- 스트립의 적어도 하나의 측벽에 게이트 유전체가 제공되는 단계,

- 스트립에 대해 횡으로 뻗으며 측벽의 영역에서 게이트 유전체에 인접한 워드 라인이 형성되는 단계를 포함하는 것을 특징으로 하는 메모리 셀 장치의 제조 방법.
제 14항에 있어서, 도핑층이 에피택시에 의해 제공되는 것을 특징으로 하는 방법.