KR100747276B1

KR100747276B1 - 작은 확산면을 갖는 집적화된 다이내믹 메모리 셀 및 그의 제조 방법

Info

Publication number: KR100747276B1
Application number: KR1020000078299A
Authority: KR
Inventors: 프란츠 호프만; 볼프강 크라우트슈나이더; 틸 슐레써
Original assignee: 인피니언 테크놀로지스 아게
Priority date: 1999-12-21
Filing date: 2000-12-19
Publication date: 2007-08-07
Also published as: EP1111682A2; TW490846B; US6534820B2; KR20010067426A; DE19961779A1; EP1111682A3; US20010017795A1; JP2001217324A

Abstract

본 발명은 집적화된 다이내믹 메모리 셀은 워드선(WL)에 연결된 게이트 단자 영역(8, 33), 비트선(BL)에 연결된 소스 단자 도핑 영역(9, 26) 및 드레인 단자 도핑 영역(11, 27)를 포함하는 선택-MOSFET(2)를 가지며, 집적화된 다이내믹 메모리 셀은 상기 메모리-MOSFET(3)의 소스 단자-도핑 영역(13)을 상기 선택-MOSFET(2)의 드레인 단자-도핑 영역(11)에 연결하는 연결-도핑 영역(12, 27)에 유전체 박막층(35)을 통해 연결되어 있는 게이트 단자 영역(15, 32)과 공급 전압(V_DD)이 인가되는 드레인 단자-도핑 영역(14, 24)을 포함하는 메모리-MOSFET(3)를 가지며, 상기 선택-MOSFET(2)와 상기 메모리-MOSFET(3)는 상기 반도체 기판에 에칭된 트렌치(21)의 측벽(28, 29)에 배열되므로 마주하게 배열되고 상기 연결-도핑 영역(27)은 에칭된 트렌치(21)의 바닥을 형성하는, 반도체 기판에서 확산면이 작은 집적화된 다이내믹 메모리 셀(1)에 관한 것이다.

Description

작은 확산면을 갖는 집적화된 다이내믹 메모리 셀 및 그의 제조 방법 {INTEGRATED DYNAMIC MEMORY CELL WITH SMALL SPREADING SURFACE AND METHOD FOR PRODUCTION THEREOF}

도 1 - 도 5는 본 발명에 따른 집적화된 다이내믹 메모리 셀의 제조를 위한 여러 제조 단계들;

도 6과 도 7은 본 발명에 따른 다이내믹 메모리 셀의 다른 실시예를 위한 제조 단계들;

도 8은 본 발명에 따른 집적화된 다이내믹 메모리 셀의 회로 다이어그램.

*도면의 주요부분에 대한 부호의 설명*

1 : 메모리 셀 2 : 선택-MOSFET

3 : 메모리-MOSFET 4 : 워드선 단자

5 : 비트선 단자 6 : 공급 전압 단자

7 : 라인 8 : 게이트 단자

9 : 소스 단자 10 : 라인

11 : 드레인 단자 12 : 라인

13 : 소스 단자 14 : 드레인 단자

15 : 게이트 단자 16 : 다이오드 유사 소자

17 : 라인 20 : 질화물-하드 마스크 층

21 : 에칭 트렌치 22 : 반도체 기판 웨브

23 : 반도체 기판 웨브 24 : 폴리실리콘 층

25 : 주입층 26 : 주입층

27 : 연결-도핑 영역 28 : 에칭 트렌치의 측벽

29 : 에칭 트렌치의 측벽 30 : 절연층

31 : 절연층 32 : 스페이서

33 : 스페이서 34 : 절연 물질

35 : 유전체 박막층 36 : 유전체 증착층

37 : 폴리실리콘층 38 : 폴리실리콘층

39 : 메탈 콘택트

본 발명은 에칭을 통해 기판에 형성된 트렌치에 집적되어 있는 확산면이 작은 집적화된 다이내믹 메모리 셀에 관한 것이다.

다이내믹 반도체 메모리는 다수의 메모리 셀로 이루어진다. 종래의 메모리 셀은 선택 트랜지스터에 의해 비트선(BL)에 연결될 수 있는 메모리 캐패시턴스를 가지고 있다. 워드선(WL)에 높은 전압 레벨이 인가되면, 선택 트랜지스터가 도전되어 메모리 캐패시턴스가 비트선(BL)에 접속된다. 이런 상태에서, 캐패시턴스가 원하는 메모리 콘텐츠로 방전되거나 충전됨으로써, 데이터가 메모리 셀에 기록될 수 있다.

기가비트의 메모리 용량을 가지는 다이내믹 메모리를 얻기 위해, 다수의 메모리 셀이 하나의 기판 칩 영역에 집적되어야 한다. 기판 칩 영역은 제한되기 때문에, 개별적인 집적화된 다이내믹 메모리 셀의 확산면을 가능한 한 작게 해야 한다. 이런 경우 축소는 사용되는 리소그래피 기술에 의해 제어된다. 사용되는 리소그래피 기술에 의해 리소그래피 구조의 최소 크기 F가 정해지며, 그 크기는 현재 약 150 내지 200nm이다.

종래의 메모리 셀의 단점으로는 더 작은 구조를 위해 집적도를 높이는 경우에도 메모리 커패시터의 용량은 작아질 수 없다는 것이다. 그러므로 EP 0 537 203 B1에는 도 8에 도시된 상기 메모리 셀이 2개의 MOSFET-트랜지스터를 포함하고 있다. 그러나 문헌에 개시된 메모리 셀의 확산면은 상대적으로 크며, 이는 메모리 셀이 기판 칩 영역에 평탄하게 형성되어 있기 때문이다.

본 발명의 목적은 상기 확산면이 기판 칩표면에서 최소인 집적화된 다이내믹 메모리 셀과 그의 제조 방법을 제공하는데 있다.

상기 본 발명의 목적은 청구항 제 1 항에 제공된 특징을 가지는 집적화된 메모리 셀을 통해 및 제 17 항에 제공된 특징을 가지는 제조 방법을 통해 달성된다.

본 발명에 따라 집적화된 다이내믹 메모리 셀은 워드선에 연결된 게이트 단자 영역, 비트선에 연결된 소스 단자 도핑 영역 및 드레인 단자-도핑 영역를 포함하는 선택-MOSFET를 가지며, 집적화된 다이내믹 메모리 셀은 상기 메모리-MOSFET의 소스 단자-도핑 영역을 상기 선택-MOSFET의 드레인 단자-도핑 영역에 연결하는 연결-도핑 영역에 유전체 박막층을 통해 연결되어 있는 게이트 단자 영역과 공급 전압이 인가되는 드레인 단자-도핑 영역을 포함하는 메모리-MOSFET을 가지며, 상기 선택-MOSFET와 상기 메모리-MOSFET이 상기 반도체 기판에 에칭된 트렌치의 측벽에 배열되므로 마주하게 배열되고 상기 연결-도핑 영역은 에칭된 트렌치의 바닥을 형성하는, 반도체 기판에서 확산면이 작은 집적화된 다이내믹 메모리 셀이 제공된다.

본 발명에 따른 다이내믹 메모리 셀의 바람직한 실시예에서, 선택-MOSFET와 메모리-MOSFET는 각각 NMOS-트랜지스터이다.

본 발명에 따른 다이내믹 메모리 셀의 또다른 바람직한 실시예에서, 유전체 박막층은 2nm 이하의 두께를 가지므로, 터널 전류가 유전체 박막층을 통과할 수 있다.

또다른 바람직한 실시예에서, 유전체 박막층을 흐르는 터널 전류는 게이트 단자-영역과 연결-도핑 영역의 도핑에 의해 조정될 수 있다.

바람직하게 유전체 박막층은 다이오드와 유사하게 비대칭 전류 흐름 특성을 갖는다.

바람직하게 유전체 박막층은 산화물, 질화물 또는 옥시질화물로 이루어진다.

본 발명에 따른 다이내믹 메모리 셀의 또다른 바람직한 실시예에서, 선택-MOSFET와 메모리-MOSFET가 각각 게이트-산화물층을 가지며, 이들 층은 에칭된 트렌치의 측벽을 따라 연장된다.

본 발명에 따른 다이내믹 메모리 셀의 또다른 바람직한 실시예에서, 선택-MOSFET와 메모리-MOSFET의 게이트 단자-영역은 스페이서를 통해 형성되어 있다.

또다른 바람직한 실시예의 경우, 상기 2개의 MOSFET의 소스 단자-영역과 드레인 단자-영역 및 연결-도핑 영역은 이온 주입에 의해 도핑된다.

본 발명에 따른 다이내믹 메모리 셀의 또다른 바람직한 실시예의 경우 선택-MOSFET와 메모리-MOSFET의 게이트-산화물층 옆에 각각 도핑된 도전 채널이 위치하며, 이들 도핑은 2개의 MOSFET의 각각의 문턱값 전압을 정하기 위해 조정될 수 있다.

도핑된 도전 채널은 이온 주입에 의해 도핑되는 것이 바람직하다.

본 발명에 따른 다이내믹 메모리 셀의 또다른 바람직한 실시예의 경우, 에칭된 트렌치의 폭은 리소그래피 구조의 최소 크기에 일치한다.

이 때 도핑된 도전 채널의 길이는 에칭된 트렌치의 깊이와 일치하는 것이 바람직하다.

본 발명에 따른 다이내믹 메모리 셀의 또다른 바람직한 실시예의 경우 에칭된 트렌치의 깊이는 에칭된 트렌치의 폭보다 더 크다.

다이내믹 메모리 셀의 선택-MOSFET의 게이트 단자-영역은 에칭된 트렌치에서 연속적으로 연장되는 스페이서를 통해 형성되어 있으며, 스페이서는 또다른 다이내믹 메모리 셀의 다수의 선택-MOSFET를 위한 게이트 단자-영역을 형성하는 것이 바람직하다.

본 발명에 따른 다이내믹 메모리 셀의 또다른 바람직한 실시예에서, 다이내믹 메모리 셀의 확산면은 리소그래피 구조 최소의 정방형 크기 F²의 4배이다.

에칭된 트렌치의 한쪽 측벽에 배열된 상이한 메모리 셀의 선택-MOSFET의 반도체 기판 영역들이 절연층에 의해 서로 분리되도록 배치되는 것이 바람직하다.

본 발명에 따른 다이내믹 메모리 셀의 또다른 바람직한 실시예에서, 에칭된 트렌치의 마주하는 측면에 배열된 여러 메모리 셀의 메모리-MOSFET의 상기 반도체 기판 영역들이 절연층에 의해 서로 분리된다.

그외에도 본 발명은

반도체 기판의 표면에 이온을 주입하는 단계;

상기 반도체 기판에 트렌치를 에칭하는 단계;

상기 반도체 기판의 에칭된 트렌치의 바닥에 이온을 주입하는 단계;

측벽에 유전체층을 형성하기 위해, 상기 에칭된 트렌치의 양 측벽을 열적으로 산화시키는 단계;

상기 에칭된 트렌치의 바닥에 절연 산화물층을 증착하는 단계;

상기 에칭된 트렌치의 상기 측벽에 폴리실리콘-스페이서를 형성하는 단계;

마스크로서 이미 형성된 폴리실리콘-스페이서를 이용하여 이온 주입된 기판 중간 표면 영역이 상기 트렌치 바닥에서 노출되게 절연 산화물층을 에칭하는 단계;

상기 에칭된 트렌치의 절반을 절연 물질로 채우는 단계;

상기 반도체 기판의 중간 표면 영역의 남은 절반에서 상기 에칭된 트렌치의 바닥에 유전체 박막층을 증착하는 단계; 및

상기 유전체 박막층에 폴리실리콘층을 증착하는 단계를 포함하는 집적화된 다이내믹 메모리 셀의 제조 방법을 제공한다.

본 발명에 따른 방법에 의해, 단지 매우 작은 표면을 필요로하는 자체-증폭하는 다이내믹 메모리 셀이 제공된다. 이 경우 상기 제조 공정이 특히 간단하며, 이는 이미 형성된 마스크가 스트립 형상이기 때문에 상기 포토리소스래피 공정이 특히 간단해지기 때문이다. 에칭된 트렌치가 메모리 셀에 MOSFET를 수납하기 위해 상대적으로 깊을 수도 있기 때문에, MOSFET의 도전 채널 역시 상대적으로 길므로, 상기 선택 트랜지스터를 통해 흘러나가는 누설 전류가 특히 작아진다. 유전체 박막층을 흐르는 터널 전류로 인한 비대칭 전류 흐름 특성은 인접하는 도핑층의 도핑을 통해 조정될 수 있다. 따라서, 메모리 셀의 다이내믹 동작은 원하는 응용 분야에 적합하게 영향을 받을 수 있다.

집적화된 메모리 셀의 바람직한 실시예 및 그의 제조 방법이 본 발명에 중요한 특징을 설명하기 위한 첨부 도면을 참고로 설명된다.

도 8에서 파악할 수 있는 것처럼, 본 발명에 따른 집적화된 다이내믹 메모리 셀(1)은 실제로 2개의 MOSFET-트랜지스터(2, 3)로 이루어진다. MOSFET-트랜지스터(2, 3)는 NMOS-MOSFET인 것이 바람직하다. 메모리 셀(1)은 워드선(WL)과의 연결을 위한 제 1 단자(4), 비트선(BL)과의 연결을 위한 제 2 단자(5) 및 상기 메모리 셀(1)의 공급 전압(V_DD)과의 연결을 위한 제 3 단자(6)를 포함한다. 워드선의 단자(4)는 라인(7)에 의해 MOSFET(2)의 게이트(8)에 연결되어 있다. MOSFET(2)의 소스 단자(9)는 라인(10)에 의해 비트선 단자(5)에 연결되어 있다. MOSFET(2)의 드레인 단자(11)는 연결선(12)에 의해 MOSFET(3)의 소스 단자(13)에 연결되어 있다. MOSFET(3)의 드레인 단자(14)는 라인(18)에 의해 공급 전압 단자(6)에 접속되어 있다. 게이트(15)는 다이오드로서 도시된 소자(16)와 도선(17)에 의해 상기 2개의 MOSFET(2, 3)의 연결선(12)에 접속되어 있다. 상기 소자(16)는 다이오드 또는 비대칭 저항과 유사하게 동작하고 비대칭 전류 흐름 특성을 갖는다.

도 8에 도시된 본 발명에 따른 메모리 셀의 기능은 다음과 같다.

메모리 셀(1)에 전하가 기록되고 저장된다. MOSFET(2)는 메모리 셀(1)의 선택-MOSFET을 형성하며, 및 상기 MOSFET(3)은 메모리 셀(1)의 메모리-MOSFET을 형성한다.

메모리-MOSFET(3)에 전하를 기록 또는 저장하기 위해 비트선 단자(5)와 워드선 단자(4)는 하이(high) 논리 전압 레벨로 상승된다. 선택-MOSFET(2)은 제어되어 그의 게이트 단자(8)를 통해 스위칭되고, 하이 논리 전압 레벨은 2개의 MOSFET(2, 3) 사이의 연결선(12)에 인가된다. 다이오드와 유사한 소자(16)에 의해 메모리-MOSFET(3)의 게이트(15)는 상대적으로 짧은 충전 시간으로 충전된다. 메모리-MOSFET(3)의 게이트(15)는 기록된 전하 및 데이터의 저장에 이용된다. 다이오드와 유사한 소자(16)는 비대칭 전류 흐름 특성을 갖는다. 다이오드와 유사한 소자(16)는 게이트(15)에 위치하는 전하가 충전 과정에 비해 느리게 방전되고 메모리 트랜지스터(3)가 논리 "1"의 판독 시에 예정된 시간 동안 도전되도록 보장한다.

저장된 전하의 판독시에, 비트선 단자(5)는 로우(low) 논리 전압 레벨을 가지며, 선택-MOSFET(2)를 턴온시키기 위해, 워드선 단자(4)는 하이 논리 전압 레벨로 상승된다. 선택-MOSFET(2)은 스위칭온되고 연결선(12)이 비트선 단자(5)에 인가되는 낮은 로우 전압 레벨로 있게 만든다. 게이트(15)는 다이오드와 유사한 소자(16)에 의한 시간 지연을 가지고 방전된다. 이 때, 메모리-MOSFET의 게이트(15)상에 충분한 게이트 전하가 있는 동안, 상대적으로 많은 전류가 공급 전압 단자(6)로부터 라인(15, 12, 10)을 통해 비트선 단자(5)로 흐르며, 이는 2개의 MOSFET(2, 3)이 스위칭온되기 때문이다. 이는 메모리 셀(1)에 저장된 전하의 전하 증폭을 의미한다. 본 발명에 따른 집적화된 다이내믹 메모리 셀은 메모리 셀에 기록되는 전하가 메모리 셀(1)로부터 판독될 때 얻어지는 전하보다 작다는 특성을 특징으로 한다. 그러므로 본 발명에 따른 다이내믹 메모리 셀은 자체-증폭한다.

그 외에도 도 8에 회로도로서 도시된, 본 발명에 따른 집적화된 다이내믹 메모리 셀(1)의 제조를 위한 본 발명에 따른 방법을 설명한다.

먼저, 구조화되어 있는 에칭-하드 마스크가 TEOS-증착으로 바람직하게는 실리콘 기판인 반도체 기판에 제공된다. 이 경우 하드 마스크는 다수의 스트립으로 이루어지고, 이러한 스트립의 간격과 폭은 리소그래피 구조의 최소 크기(F)에 일치한다. 리소그래피 구조의 최소 크기(F)는 약 0.1 내지 0.2㎛이다. 추후 건식 에칭 공정에서 절연 트렌치가 반도체 기판속에 에칭을 통해 형성되며, 절연 트렌치는 본 발명에 따른 여러 다이내믹 메모리 셀을 반도체 칩에서 서로 전기적으로 절연하는데 이용된다. 절연 트렌치는 절연 물질, 예를 들어 산화물막으로 채워진다. 절연 트렌치는 다수의 다이내믹 메모리 셀 사이의 효과적인 전기 절연이 보장되도록 충분히 깊다. 절연 트렌치를 산화물막으로 채우는 것은 바람직하게는 CVD-공정에서 이루어진다. 이어서, 표면이 평탄화된다.

또다른 공정 단계에서 반도체 기판의 표면을 도핑하기 위해 n-이온 주입이 이루어진다. 이 때 이온이 가속되어, 반도체 기판의 일정한 깊이까지 침투하게 된다. 이온 주입 후에, n-폴리실리콘층이 증착되고 포토레지스트 마스크에 의해 에칭되고 구조화되어, 폴리실리콘 스트립이 산화물막으로 채워진 절연 트렌치에 수직방향으로 연장하게 된다. 폴리실리콘 스트립 사이의 간격 및 폭은 바람직하게는 리소그래피 구조의 최소 크기(F)에 일치한다. 전체 구조 위에 트렌치 에칭을 위해 구조화된 실리콘질화물-하드 마스크가 코팅된다. 건식 에칭 공정이 실리콘 기판, 및 스트립 형태로 평행하게 연장되며 산화물로 채워지는 절연 트렌치를 에칭하는데 사용되어, 다이내믹 메모리 셀(1)에 형성된 MOSFET 트랜지스터(2, 3)를 수용하는 트렌치를 형성한다.

도 1은 상기 언급한 공정 단계의 실시 후에 발생하는 구조가 파악된다. 상기 반도체 기판에 질화물-하드 마스크(20)가 위치하며, 깊은 수용 트렌치(21)는 반도체 기판속으로의 에칭을 통해 형성된다. 그 결과 반도체 기판 웨브(22, 23)가 발생한다. 좌측의 반도체 기판 웨브(22)상에 n-도핑된 폴리실리콘으로 이루어지는 층(24)이 위치한다. 2개의 반도체 기판 웨브(22, 23)에 순수한 실리콘 기판으로 이루어지는 영역(22a, 23a)과 절연 산화물막으로 이루어지는 영역(22b, 23b)이 교대로 위치한다.

또 다른 공정 단계에서, 반도체 기판의 도핑을 위해 n-이온이 에칭을 통해 형성된 트렌치(21)의 바닥에 주입된다. 다음, 에칭된 트렌치(21)가 TEOS 공정을 이용하여 실리콘이산화물로 채워지고, 예를 들어 화학적-기계적인 CMP-공정을 통한 평탄화 후에 에칭된 트렌치(21)에 채워진 실리콘이산화물이 에치백되어, 트렌치 바닥에 절연 산화물층이 남게 된다. 에치백(etching-back)은 건식 에칭 공정에서 선택적으로 이루어지므로, 하드 마스크(20)의 실리콘질화물은 공격을 받지 않는다. 도핑 이온이 경사지게 주입되어, 다시 노출되는 에칭된 트렌치(21)의 측벽은 추후의 MOSFET의 도전 채널(40)의 형성을 위해 도핑된다. 도핑의 세기에 의해 추후의 MOSFET의 문턱값 전압이 조정된다. 이 때, 에칭된 트렌치(21)의 마주하는 양 측벽으로의 이온 주입은 다를 수 있으므로, 메모리 셀(1) 2개의 MOSFET(2, 3)의 문턱값 전압은 다르게 조정될 수 있다. 이온 주입 후, 에치된 트렌치의 서로 마주하는 측벽은 열적으로 산화되어, 유전체 산화물층이 형성된다. 유전체 산화물층은 나중에 MOSFET(2, 3)을 위한 게이트 산화물층을 형성한다. 게이트 산화물 형성 후에, 에칭된 트렌치(21)에 폴리실리콘이 증착된 다음, 순차적으로 증착된 폴리실리콘이 정밀하게 이방성 에치-백됨으로써, n⁺-폴리실리콘 스페이서가 형성된다. 그 후, 폴리실리콘-스페이서는 트렌치 바닥에 위치하는 절연 산화물층의 구조화를 위한 마스크로서 이용된다. 트렌치 바닥에 위치하는 절연 산화물층이 선택적으로 에칭되므로, 도 2에 도시된 구조가 생긴다.

도 2에는 위에서 설명한 공정 단계들의 실시 후에 실리콘 반도체-기판 영역(22)의 단면이 도시되어 있다. 도면에 도시되는 질화물-하드 마스크층(20) 아래의 좌측 웨브(22)에 n-폴리실리콘층(24)이 위치한다. 그 후, n-이온 주입을 통해 형성된 층(25, 26)이 양측에 수반된다. 에칭된 트렌치(21)의 바닥에도 n-이온 주입을 통해 형성된 n-도핑 영역(27)이 위치한다. 에칭된 트렌치(21)의 바닥에 n-도핑된 영역(27) 위에 구조화된 절연 산화물층이 위치한다. 구조화된 절연 산화물층은 상기 측벽(28, 29)에 대해 평행하게 연장하는 2개의 산화물 스트립(30, 31)을 포함한다. 에칭된 트렌치(21)의 바닥의 중앙은, 도 2에 도시된 것처럼, 노출되어 있다. 2개의 산화물 스트립(30, 31) 위에 2개의 n-폴리실리콘 스페이서(28, 29)가 배열된다. 에칭된 트렌치(21) 각각의 측벽(28, 29)에 게이트 산화물층들이 위치한다.

에칭된 트렌치(21)는 다시 TEOS-공정에서 실리콘이산화물로 채워지고 포토 프로세스에서 구조화되므로, 트렌치의 절반만이 실리콘이산화물로 채워지게 된다. 열 공정에서, 유전체 박막층은 에칭된 트렌치(21)의 바닥에서 기판의 후방 표면 영역의 남아 있는 노출된 절반 영역에 증착된다. 유전체 박막층은 NO-화합물로 이루어지는 것이 바람직하다. 산화-질화 공정 동안, 도 2에 도시된 좌측 스페이서(32)는 산화물-질화물 화합물로 커버된다. 결과적으로, 도 3에 도시된 구조가 형성된다. 도 3에서 볼 수 있는 것처럼, 에칭된 트렌치(21)의 우측은 절연 물질(34)로 채워진다. 절연 물질(34)은 예를 들어 실리콘이산화물로 구성된다. 에칭된 트렌치(21)의 바닥에서 산화물층(30)과 절연 충전 재료(34) 사이에 바람직하게는 질소-산소 화합물로 이루어진 얇은 유전체층(35)이 위치한다. 그 외에도, 좌측 스페이서(32)는 질소-산소 화합물층(36)으로 코팅된다. 이어서, 도 3에 도시된 에칭된 트렌치(21)의 좌측은 n-폴리실리콘으로 채워지고 상기 폴리실리콘이 에치백되므로, 도 4에 도시된 것처럼 폴리-플러그(37)가 형성된다. 노출된 스페이서(32) 상에서 질소-산소 화합물로 이루어진 박막층(36)이 습식-화학적 에칭을 이용하여 제거되며, 스페이서(31)는 n-폴리실리콘층(38)을 통해 폴리실리콘의 추가 증착에 의해 추후 에칭백되는 폴리실리콘 플러그(37)와 접속된다. 포토 프로세스 후, 스페이서(32)와 플러그(37, 38)는 실리콘 기판 영역(25)에서만 남아 있고, 절연 산화물로 구성된 영역(26)에서는 제거되도록 구조화된다.

다음, 전체 구조는 중간 산화물로 채워지고 금속배선이 제공된다. 이 때 우측 웨브(23)상의 도핑 영역(26)에는 비트선 금속 콘택(39)이 제공된다.

도 5에는 위에서 설명한 제조 공정을 이용하여 제조되는 본 발명에 따른 집적화된 다이내믹 메모리 셀(1)의 제 1 의 실시예가 도시되어 있다. 도 5에 도시된 구조에서, 메모리 셀(1)의 2개의 MOSFET(2, 3)은 트렌치(21)에서 서로 마주한다. 도 8에 도시된 다이어그램에 상응하게, 도 5의 좌측에 위치한 MOSFET은 메모리 MOSFET(3)을 형성하며 우측에 위치한 MOSFET은 선택-MOSFET(2)을 형성한다. 선택 트랜지스터(2)의 게이트(8)는 스페이서(33)에 의해 형성되고, 메모리 트랜지스터(3)의 게이트(15)는 스페이서(32)에 의해 형성된다. n-도핑된 층(25)은 메모리 MOSFET(3)의 드레인 단자를 의미하며 메모리의 공급 전압(V_DD)에 연결되어 있다. n-도핑된 영역(26)은 선택 트랜지스터(2)의 소스 단자 영역을 형성하며, 이 경우 금속 콘택(39)은 비트선 단자(5)를 형성한다. 우측에 있는 선택 트랜지스터(2)의 드레인-도핑 영역과 좌측에 있는 메모리 트랜지스터(3)의 소스-도핑 영역은 연결-도핑 영역(27)에 의해 에칭된 트렌치(21)의 바닥에서 서로 연결된다. 에칭된 트렌치(21)의 바닥에서 도핑 영역(27)은 선택 트랜지스터(2)의 드레인 단자(11)와 메모리 트랜지스터(3)의 소스 단자(13) 사이에 도전성 연결부(12)를 형성한다.

도 8의 다이오드와 유사한 소자(16)가 유전체 박막층(35)에 의해 형성된다. 이 때 유전체 박막층(35)은 산화물, 질화물 또는 옥시질화물로 이루어진다. 에칭된 트렌치(21)의 우측에 있는 선택-MOSFET(2)은 워드선(WL)에 연결되어 있는 게이트 단자 영역을 갖는다. 그 외에도 선택-MOSFET(2)은 금속 콘택트(39)에 의해 비트선(BL)에 연결된 소스 단자-도핑-영역(26)을 갖는다.

메모리-MOSFET(3)은 게이트 단자-영역(32)을 가지며, 게이트 단자-영역은 유전체 박막층(35)에 의해 연결-도핑 영역(27)에 연결되어 있다. 연결-도핑 영역(27)은 에칭된 트렌치(21)의 좌측에 있는 메모리-MOSFET(3)의 소스 단자-도핑 영역을 에칭된 트렌치(21)의 우측에 있는 선택-MOSFET(2)의 드레인 단자-도핑 영역에 연결시킨다. 메모리-MOSFET(3)의 드레인 단자-도핑 영역(14)에 메모리의 공급 전압(V_DD)이 제공된다. 선택-MOSFET(2)와 메모리-MOSFET(3)은 반도체 기판에서 에칭된 트렌치(21)의 측벽(28, 29)에 배열되므로 서로 마주하며 연결-도핑 영역(27)은 에칭된 트렌치(21)의 바닥을 형성한다.

도 5에 도시된 실시예에는 2개의 MOSFET(2, 3)이 도시되어 있다. 그러나 다른 실시예의 경우에서는 PMOS-MOSFET도 본 발명에 따른 제조 공정을 통해 제조될 수 있다.

유전체 박막층(35)이 얇게 형성되므로, 이를 통해 메모리-MOSFET(3)의 게이트 단자 영역(32)과 상기 연결-도핑 영역(27) 사이에 터널 전류가 흐를 수 있다. 이 때 유전체 박막층(35)을 흐르는 터널 전류는 n-폴리실리콘 영역(37)의 도핑을 통해 그리고 상기 연결-도핑 영역(27)의 도핑을 통해 조정될 수 있다. 이 때 유전체 박막층은 바람직하게는 2nm이하의 두께를 갖는다.

에칭된 트렌치(21)는 원칙적으로 임의의 원하는 깊이로 에칭될 수 있다. 에칭된 트렌치(21)의 폭은 리소그래피 구조의 최소 크기(F)에 일치한다. 에칭된 트렌치(21) 측벽(28, 29)에 평행하게 연장되는 도핑된 도전 채널의 길이가 트렌치(21)의 에칭 깊이를 통해 정해질 수 있기 때문에, 도핑된 도전 채널의 길이를 연장시킴으로써 메모리 셀(1)로부터 선택 트랜지스터(2)를 지나 비트선 단자(5)로 흐르는 누설 전류는 제어될 수 있다.

게이트(8)를 형성하며 우측에 위치된 선택-MOSFET(2)의 게이트 단자-영역(33)은 에칭된 트렌치(21)를 통해 연장된다. 다이내믹 메모리 셀(1)의 선택-MOSFET(2)의 게이트 단자 영역은 에칭된 트렌치(21)에 연장되어 있는 n-폴리실리콘의 스페이서(33)를 통해 형성되고, 스페이서는 그와 동시에 다른 다이내믹 메모리 셀(1)을 위한 다수의 다른 선택-MOSFET을 위한 게이트 단자 영역을 형성한다.

에칭 트렌치(21)의 폭이 리소그래피 구조의 최소 크기(F)에 상응하고 반도체 기판에 있는 절연 트렌치들 사이의 간격은 리소그래피 구조의 최소 크기(F)에 상응하기 때문에, 본 발명에 따른 메모리 셀(1)은 리소그래피 구조의 최소 크기(F)보다 두배 더 큰 측면 길이를 갖는다. 그에 상응하게 본 발명에 따른 다이내믹 메모리 셀(1)의 확산면은 정방형의 리소그래피 구조 크기 4F²의 약 4배이다.

다이내믹 메모리 셀에 대한 본 발명에 따른 제조 공정은 변형될 수 있다. 예를 들어 트렌치 바닥의 PN-접합에서 누설 전류를 최소화하기 위해, 트렌치 바닥에 n-이온을 주입하는 대신에 인 또는 비소 유리층으로 이루어진 도핑 역시 추진될 수 있다.

본 발명에 따른 메모리 셀의 또 다른 실시예의 경우, 공급 전압과의 연결을 위해 n-폴리실리콘층(24)이 두껍게 구성되므로, 공급 전압 단자와 메모리-MOSFET(3)의 게이트 단자 영역(32) 사이에서 더 큰 오버래핑 커패시턴스가 허용될 수 있다.

본 발명에 따른 제조 공정의 다른 실시예의 경우에 폴리실리콘으로 이루어지는 스페이서(32, 33)와 트렌치 바닥에서 절연 산화물층을 구조화한 후 공정이 가역될 수 있다. 이 때 먼저, 실리콘이산화물로 이루어지는 얇은 스페이서가 폴리실리콘 스페이서(32a, 33a) 위에 놓인다. 다음, 유전체 박막층(35)이 트렌치 바닥에서 열적으로 성장하며 증착 및 에치백을 통해 그 위 폴리실리콘-플러그(37)가 만들어진다. 이와 같이 형성된 구조가 도 6에 도시된다.

이 후, 상기 구조는 실리콘이산화물로 채워진다. 이어서, 에칭을 통해 포토 프로세스에 따른 건식 구조화가 수행되고, 메모리-MOSFET(3)이 노출되게 된다. 이 때 건식 에칭에 의해 실리콘이산화물로 형성된 스페이서도 제거된다. 그 후 증착되고 구조화된 n-폴리실리콘-스페이서는 도 7에 도시된 것처럼 폴리실리콘-플러그를 메모리-MOSFET의 게이트 단자-영역과 연결시킨다.

메모리-MOSFET(3)의 게이트 단자-스페이서와 플러그는 에칭에 의해 구조화되므로 실리콘 반도체 기판으로 부터 형성된 트렌치 벽에만 형성되고 절연 산화물막으로 이루어지는 트렌치 벽에서 제거된다. 그 후, 상기 전체 구조는 다시 중간 산화물층으로 커버되고 금속배선이 형성된다.

본 발명에 의해 기판 칩표면에서 확산면이 최소인 집적화된 다이내믹 메모리 셀이 제공된다.

Claims

반도체 기판 위에 작은 확산면을 갖는 집적화된 다이내믹 메모리 셀(1)로서,

(a) 워드선(WL)에 연결된 게이트 단자 영역(8, 33), 비트선(BL)에 연결된 소스 단자-도핑 영역(9, 26) 및 드레인 단자-도핑 영역을 포함하는 선택-MOSFET(2),

(b) 연결-도핑 영역에 유전체 박막층(35)을 통해 연결되어 있는 게이트 단자-영역(15, 32)과 공급 전압(V_DD)에 연결되는 드레인 단자-도핑 영역(14, 24)을 포함하는 메모리-MOSFET(3) - 상기 연결-도핑 영역은 상기 메모리-MOSFET(3)의 소스 단자-도핑 영역(13)을 상기 선택-MOSFET(2)의 드레인 단자-도핑 영역(11)에 연결시킴 -

을 포함하며,

(c) 상기 선택-MOSFET(2)과 상기 메모리-MOSFET(3)는 상기 반도체 기판에 에칭된 트렌치(21)의 측벽(28, 29)에 서로 마주보도록 배치되고, 상기 연결-도핑 영역은 상기 에칭된 트렌치(21)의 바닥을 형성하며,

상기 유전체 박막층(35)은 2nm이하의 두께를 가져, 상기 메모리-MOSFET(3)의 게이트 단자-영역(32)과 상기 연결-도핑 영역 사이에 터널 전류가 흐르며, 상기 유전체 박막층(35)을 흐르는 터널 전류는 n-폴리실리콘으로 형성된 단자 영역(37)의 도핑 및 상기 연결-도핑 영역의 도핑을 통해 조정될 수 있는 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
제 1 항에 있어서, 상기 선택-MOSFET(2)와 메모리-MOSFET(3)은 NMOS-트랜지스터인 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
제 1 항 또는 제 2 항에 있어서, 상기 유전체 박막층(35)은 비대칭 전류 흐름 특성 곡선을 가지는 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
제 1 항 또는 제 2 항에 있어서, 상기 유전체 박막층(35)은 산화물, 질화물 또는 옥시질화물(oxinitride)로 이루어지는 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
제 1 항 또는 제 2 항에 있어서, 상기 선택-MOSFET(2)와 상기 메모리-MOSFET(3)은 각각 게이트-산화물 층을 가지며, 상기 게이트-산화물 층은 에칭된 트렌치(21)의 측벽(28, 29)을 따라 연장되는 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
제 1 항 또는 제 2 항에 있어서, 상기 선택-MOSFET(2)와 상기 메모리-MOSFET(3)의 게이트 단자-영역(32, 33)은 스페이서에 의해 형성되는 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
제 1 항 또는 제 2 항에 있어서, 상기 소스 단자-영역과 상기 드레인 단자-영역 및 상기 연결-도핑 영역은 이온 주입을 통해 만들어지는 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
제 1 항 또는 제 2 항에 있어서, 상기 선택-MOSFET(2)와 상기 메모리-MOSFET(3)의 게이트 산화물층 옆에 도핑된 도전 채널이 위치하며, 상기 도전 채널의 도핑은 상기 MOSFET(2, 3) 각각의 문턱 전압(threshold voltage)을 정하기 위해 조정될 수 있는 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
제 8 항에 있어서, 상기 도핑된 도전 채널은 이온 주입을 통해 만들어지는 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
제 1 항 또는 제 2 항에 있어서, 상기 에칭된 트렌치(21)의 폭은 최소 리소그래피 구조의 크기(F)에 상응하는 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
제 8 항에 있어서, 상기 도핑된 도전 채널의 길이는 에칭된 트렌치(21)의 깊이에 상응하는 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
제 1 항 또는 제 2 항에 있어서, 상기 에칭된 트렌치(21)의 깊이는 그의 폭보다 더 큰 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
제 1 항 또는 제 2 항에 있어서, 상기 다이내믹 메모리 셀(1)의 선택-MOSFET(2)의 게이트 단자-영역(33)은 에칭된 트렌치 내에 연속하여 연장되는 스페이서(33)에 의해 형성되며, 상기 스페이서는 또다른 다이내믹 메모리 셀의 또다른 다수의 선택-MOSFET을 위한 게이트 단자-영역을 형성하는 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
제 1 항 또는 제 2 항에 있어서, 상기 다이내믹 메모리 셀(1)의 확산면은 최소 리소그래피 구조 크기의 제곱(F²)의 4배인 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
제 1 항 또는 제 2 항에 있어서, 상기 에칭된 트렌치(21)의 한쪽 측벽에 배열된 여러 메모리 셀의 선택-MOSFET(2)의 반도체 기판 영역들이 절연층에 의해 서로 분리되어 있는 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
제 1 항 또는 제 2 항에 있어서, 상기 에칭된 트렌치(21)의 한쪽 대향 측면(28)에 배열된 다양한 메모리 셀의 메모리-MOSFET(3)의 반도체 기판 영역들이 절연층에 의해 서로 분리되어 있는 것을 특징으로 하는 집적화된 다이내믹 메모리 셀.
집적화된 다이내믹 메모리 셀을 제조하기 위한 방법으로서,

(a) 반도체 기판의 표면에 이온을 주입하는 단계;

(b) 상기 반도체 기판에 트렌치(21)를 에칭하는 단계;

(c) 드레인 단자-도핑 영역(27)과 연결-도핑 영역(27)의 형성을 위해 상기 반도체 기판의 에칭된 트렌치(21)의 바닥에 이온을 주입하는 단계;

(d) 선택-MOSFET(2)와 메모리-MOSFET(3)을 위한 게이트 절연층으로서 측벽에 유전체층을 형성하기 위해 상기 에칭된 트렌치(21)의 양 측벽(28, 29)을 열적으로 산화시키는 단계;

(e) 상기 에칭된 트렌치의 바닥에 절연 산화물층을 증착하는 단계;

(f) 상기 선택-MOSFET(2)와 상기 메모리-MOSFET(3)을 위한 게이트-전극으로서 상기 에칭된 트렌치(21)의 측벽(28, 29)에 폴리실리콘-스페이서(32, 33)를 형성하는 단계;

(g) 마스크로서 이미 형성된 폴리실리콘-스페이서(32, 33)를 포함하는 절연 산화물층을 에칭하는 단계 - 이 때 주입이 이루어진 기판의 중간 표면 영역이 부가됨 - ,

(h) 상기 에칭된 트렌치(21)의 우측 또는 좌측 절반을 절연 물질(34)로 채우는 단계;

(i) 상기 반도체 기판의 중간 표면 영역의 노출되어 있는 절반에서 상기 에칭된 트렌치의 바닥에 터널 전류가 침투가능한 유전체 박막층(35)을 증착하는 단계; 및

(j) 상기 유전체 박막층(35)에 폴리실리콘층(37, 38)을 증착하는 단계

를 포함하는 집적화된 다이내믹 메모리 셀의 제조 방법.