WO1999035693A1 - Halbleiterspeicheranordnung und verfahren zu deren herstellung - Google Patents

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WO1999035693A1
WO1999035693A1 PCT/DE1998/003518 DE9803518W WO9935693A1 WO 1999035693 A1 WO1999035693 A1 WO 1999035693A1 DE 9803518 W DE9803518 W DE 9803518W WO 9935693 A1 WO9935693 A1 WO 9935693A1
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memory
columns
transistors
transistor
semiconductor
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PCT/DE1998/003518
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Inventor
Wolfgang Krautschneider
Franz Hofmann
Till Schlösser
Original Assignee
Siemens Aktiengesellschaft
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present invention relates to a semiconductor memory arrangement according to the features of the preamble of patent claim 1.
  • Such a semiconductor memory arrangement is from the publication: M. Terauchi, A. Nitayama, F. Horiguchi, F. Masuoka, "A Surrounding Gate Transistor (SGT) Gain Cell For Ultra High Density Drams" VLSI Symposium, Digital Technology Paper, Page 21, 1993.
  • the semiconductor memory arrangement described there has a selection transistor designed as a MOS transistor and a capacitance connected in series with the load path of the selection transistor, which is designed as a gate capacitance of a junction SET arranged circularly around a column made of semiconductor material, the area requirement of a column being given by the square of the minimally realizable structure width F.
  • the area requirement of this memory cell according to the prior art on the available total area of the semiconductor body is 4F * .
  • the capacity of a memory chip results from that available on the chip for the memory cell array
  • the capacity of a memory chip can be reduced by reducing the minimum structure width or by using memory cells that each require less than 4F * of memory area.
  • the aim of the present invention is therefore to provide a memory cell in which the required area per memory cell is 2F 2 or less and which can be produced using conventional semiconductor process processes.
  • This goal is achieved by the aforementioned semiconductor memory arrangement, in which each memory cell is formed on only one side surface of one of the columns. If the columns have a square cross-section with a side length that corresponds to the minimum structure width F, and if adjacent columns of the semiconductor body are arranged at a distance of the minimum structure width F from one another, the area of a memory cell of the semiconductor memory arrangement according to the invention is only 2F 2 if memory cells each have two side surfaces of the columns are arranged, and only F 2 if memory cells are formed on each side surface of the columns.
  • the memory capacity of a memory chip is quadrupled with the same chip dimensions and the same minimum structure widths.
  • the memory means of a memory cell are advantageously connected to a control terminal of a memory transistor connected in series with the selection transistor.
  • the storage means, or the charges stored therein, serve to control the storage transistor, which conducts or does not conduct depending on the charge stored in the storage means.
  • Such a combination of storage means and transistor for storing binary information offers the advantage that only an electrical charge has to be stored in the storage means, which is sufficient to keep the storage transistor conductive. This charge is significantly lower than the charge to be stored in the storage capacity in the case of memory cells with a selection transistor and a storage capacity.
  • MOSFETs are designed in particular as MOSFETs. Compared to junction FETs, MOSFETs have lower leakage current losses at the Control connection forming gate connection. They are therefore particularly suitable as memory transistors, since the charge stored in the memory means can only flow to a very small extent via the gate connection.
  • the capacitance between the gate electrode and the semiconductor substrate, which is present in all MOSFETs, is used in particular as the storage means.
  • a voltage-dependent device is used to charge and discharge the memory means connected to the control connection of the memory transistor
  • Resistor which is arranged between the control connection of the memory transistor and a first load path connection of the memory transistor, the first load path connection corresponding to the source connection when MOSFETs are used as memory transistors.
  • the voltage-dependent resistor is designed as a diode, which is in particular formed directly above the gate electrode of the memory transistor.
  • the present invention further relates to a method for producing the semiconductor memory arrangement according to the invention in accordance with the subordinate method claim and the subclaims relating to it.
  • FIG. 2 equivalent circuit diagram of a memory cell of the semiconductor memory arrangement according to FIG. 1;
  • Fig. 8 semiconductor memory device in cross section with a second embodiment of a voltage-dependent resistor.
  • FIG. 1 shows a section of the semiconductor memory arrangement according to the invention in cross section, three adjacent, identically constructed memory cells SZ1, SZ2,
  • FIG. 1 The equivalent circuit diagram of one of the memory cells SZ1, SZ2, SZ3 shown in FIG. 1 is shown in FIG.
  • the memory cells SZ1, SZ2, SZ3 are each arranged on side surfaces 4, 6 of columns 2 of a semiconductor body 1.
  • Each memory cell SZ1, SZ2, SZ3 has a memory transistor T1, which is connected in series with a selection transistor T2.
  • the columns 2 have differently doped regions.
  • the columns 2 are n n + -doped in an upper region U and a lower region L, a p-doped region M being located between the n + -doped regions U, L.
  • n + -doped trays DS are introduced into the p-doped region M.
  • n + -doped lower regions L of the columns each form drain regions Dl of the memory transistors Tl of the memory cells SZl, SZ2, SZ3, the n + -doped upper regions U form source regions S2 of the selection transistors T2, the n + - doped wells DS are common to the memory transistor T1 and the selection transistor T2 of a memory cell and thus form drain regions D2 of the selection transistors T2 and source regions S1 of the memory transistors T1.
  • Gate electrodes Gl of the memory transistors Tl of the memory cells SZl, SZ2, SZ3 extend on side surfaces 4, 6 of the columns 2 from the n + -doped wells DS to n + -doped lower regions L of the columns 2, which the drain regions Dl form the memory transistors Tl.
  • gate electrodes G2 of the selection transistors T2 extend on the side surfaces 4, ⁇ of the columns between the n + -doped wells DS and the n + -doped upper regions U of the columns 2 forming the source regions S2.
  • Electrodes G1, G2 are each isolated from the semiconductor body 1 by gate insulation GOX1, GOX2, in particular made of silicon oxide.
  • the gate electrodes G1, G2 consist of electrically conductive material, in particular of polycrystalline silicon.
  • a thin layer 10 of a thermal oxide, a nitride or an oxinitride is located above the gate electrodes G1 of the memory transistors T1 and partly over the common drain-source regions of the selection transistors T2 and the n + -doped wells DS forming the memory transistors T1 .
  • the layers 10, 12 form a diode DI between the gate electrode Gl of the memory transistor Tl and its source region S1.
  • Another possibility for forming a diode DI between the gate electrode Gl and the source region S1 is to use an n + -doped material as the gate electrode Gl, with a weak between the gate electrode Gl and the source region S1 n-doped material is arranged.
  • the gate electrode G2 of the selection transistor T2 of a memory cell SZ1, SZ2, SZ3 is connected to one
  • Word line WL the source terminal S2 of the selection transistor T2 connected to a bit line BL and the drain terminal Dl of the memory transistor Tl to supply potential Vdd.
  • the p-doped region M which is also referred to as the p-substrate, is at reference potential.
  • storage means C G , C GD C GS are effective at the gate electrode Gl of the storage transistor Tl. These storage means are provided by a gate capacitance C G between the gate electrode Gl and the P substrate M, by a gate-source capacitance C G s between the gate electrode Gl and the source region S1 and by a gate Drain capacitance C GD is formed between the gate electrode Gl and the drain region Dl of the memory transistor Tl.
  • the gate capacitance C G can be considered.
  • the selection transistor T2 is applied by applying a correspondingly high voltage to the
  • Word line WL made conductive.
  • the gate capacitance C G is charged via the diode DI polarized in the forward direction.
  • the voltage applied to the bit line BL should be chosen to be smaller than the voltage applied to the word line WL in order to ensure that the selection transistor T2 is kept conductive for the entire voltage applied to the bit line BL during the reading.
  • care must be taken to ensure that the voltage applied to the word line WL drops before the voltage applied to the bit line BL, in order to prevent the gate capacitance C G from discharging again at the end of the read-in process via the diode DI, which is then polarized in the reverse direction becomes.
  • a "logic 0" is read in accordingly, the selection transistor T2 being kept conductive by applying a voltage to the word line WL and the bit line BL being set to reference potential. If a charge is stored in the gate capacitance C G at the start of this reading process, this is stored Discharge via the diode DI, which is then polarized in the reverse direction. The period during which the selection transistor T2 conducts is to be selected so that the gate capacitance C G can be almost completely discharged during this period.
  • the stored information is read out by applying a voltage to the word line WL and connecting the bit line BL to the reference potential. If a "logical 1" is stored, the memory transistor T1 conducts, a current of supply potential Vdd flows into the bit line BL, which can be evaluated in a connected evaluation circuit. If a "logical 0" is stored, the block Memory transistor T1, no current flows from Vdd to bit line BL. Since when reading a “logical 1” the gate capacitance C G is discharged via the diode DI polarized in the reverse direction, the information read out must be written back into the memory cell after the reading process.
  • FIG. 5 shows a section of the semiconductor memory arrangement according to the invention in a perspective view, the arrangement of the word and bit lines of the semiconductor memory arrangement being particularly clear from this.
  • FIG. 5 shows four columns 2 of the semiconductor body 1, memory cells SZ being formed on two opposite sides 4, 6 of the columns. An in particular insulating filler material 18 is introduced between the other side surfaces of the columns.
  • a word line WL1, WL2, WL3, WL4 is common to several memory cells and a bit line BL1, BL2 is common to several memory cells.
  • each memory cell SZ can be uniquely identified by means of the word-bit line pair connected to it, and can thus be activated by appropriate activation of the word and bit lines WL1, WL2, WL3 , WL4, BLl, BL2 are described and read out.
  • the methods include the manufacture of columns 2 with at least approximately vertically running side surfaces
  • the troughs serving as first load connections for the memory transistors T1 and as second load connections for the selection transistors T2.
  • the first load connections of the storage transistors Tl are their sources. ce connections S1, the second load connections of the selection transistors T2 are their drain connections D2.
  • FIG. 3 shows a method for producing the columns 2 in a semiconductor body 1.
  • the first step is the introduction of at least approximately parallel trenches 16 into a surface of the semiconductor body 1, the width of the trenches 16 and their spacing in particular corresponding to the minimally realizable structural width F.
  • the semiconductor body used consists of a p-substrate with an n + -doped layer extending in the lower region over the semiconductor body.
  • the trenches are produced, for example, by structuring a hard mask, in particular made of TEOS, onto the surface of the semiconductor body 1 with subsequent etching of the exposed surface areas of the semiconductor body 1.
  • the trenches 16 are then filled with a filler material 18 which is selective to the semiconductor material of the Semiconductor body 1 is etched, for example silicon dioxide.
  • FIG. 3a shows the semiconductor body 1 after the trenches 16 which are at least approximately parallel and filled with filler material 18 are produced.
  • FIG. 3c shows the arrangement shown in FIG.
  • a layer 24 of doping material is deposited in the recesses 22' and a tempering step is subsequently carried out.
  • Arsenic glass or phosphor glass is used in particular as the doping material.
  • phosphorus or arsenic diffuses into the p-substrate of the semiconductor body 1, so that n + -doped regions DS 'are formed there.
  • Semiconductor body 1 to a second level results in the arrangement shown in FIG. 3d in cross-section or in FIG. 3e in a perspective view.
  • the semiconductor body 1 now has a multiplicity of columns 2, n-doped wells DS being introduced in each case on opposite side surfaces 4, 6 of the columns, each of the regions DS as a common drain-source region of the selection transistor T2 and of the memory transistor T1 serves a memory cell.
  • the filler material 18 is removed at exposed locations up to the second level of the cutouts 22, so that trenches 26 are formed which run parallel to the nitride strips 20, with side surfaces being formed of the trenches, surfaces 36 of the filling material 18 and side surfaces 4, 6 of the columns 2 are alternating.
  • a layer 28 of insulation material, in particular silicon oxide, is deposited or grown on the structure thus created.
  • a layer 30 of conductive material, in particular of polycrystalline silicon, is then deposited on the insulation layer 28.
  • the layer 30 is then etched back in an anisotropic etching process until it only slightly overlaps the n + -doped wells DS on the side surfaces 4, 6 of the columns in the lower region.
  • the layer 30 is removed in the anisotopic etching process in the vertical direction from above, the height of the residues of the layer 30 remaining on the side surfaces 4, 6, which form the later gate electrodes of the memory transistors, being adjusted by the duration of the etching process carried out can.
  • the insulation layer 28 is removed at exposed locations, so that the structure shown in cross section in FIG. 4d results.
  • a layer 32 made of a thermal oxide, a nitride or an oxynitride is deposited.
  • a layer 34 of a conductive material, in particular polycrystalline silicon, is then deposited and etched back in an anisotropic etching process to the level of the n + -doped wells DS on the side surfaces 4, 6 of the columns 2.
  • a layer of lightly doped material can be deposited over the layer 30 which later forms the gate electrodes of the memory transistors if the layer 30 has a strongly n + - doped material is used. If necessary, the layer of weakly doped material in the region of the p doped trays removed and replaced by a metal, such as a silicide. Schottky junctions thus result for the memory cells in order to form voltage-dependent resistances between the gate electrodes and the source regions of the memory transistors.
  • a memory cell SZ is shown in FIG. 8, reference numeral 50 denoting the layer of lightly doped material and reference numeral 52 denoting the metal.
  • a structure consisting of the layers 28, 30, 32, 34 extends over a number of adjacent side surfaces 4, 6 of the columns and over the regions 36 of the filler material 18 that are exposed between the side surfaces 4, 6
  • the subsequent etching process which is carried out, for example, using sub-lithography technology, the structure formed from the layers 28, 30, 32, 34 is removed from exposed regions 36 of the filler material 18, so that the structure shown in FIG. 4g results in a perspective representation.
  • the structures of the layers 28, 30, 32, 34 remaining on the side surfaces 4, 6 of the columns 2 now form the gate insulation GOXl and the gate electrodes Gl of the memory transistors Tl, as well as those between the gate electrodes Gl and The voltage-dependent resistors formed in the source regions S1 in accordance with the illustration in FIG. 1.
  • the trenches 26 are then filled with an insulation material 14, for example silicon oxide, to the level of the n + -doped well DS.
  • an insulation material 14 for example silicon oxide
  • a number of adjacent memory cells have a common me gate electrode G2, which extends along the side surfaces of the trenches 26.
  • a doping process takes place, in which regions of the columns 2 which are exposed at the top are used to produce the upper n + -doped regions U of the columns or to produce the source regions S2 of the selection transistors T2 n + -doped become.
  • a p-doped semiconductor body 1 which has a continuous n + -doped layer in a lower region.
  • Such a semiconductor body can be produced for example by using n + -doped silicon with subsequent application of a p-doped epitaxial layer.
  • n + layer is required in the lower region of the semiconductor body 1.
  • N + -doped wells in the lower region of the columns corresponding to the n + -doped wells DS arranged on the side surfaces 4, 6 of the columns are sufficient.
  • an exclusively p-doped semiconductor body is used, wherein after etching back the recesses in the semiconductor body to their final depth, as shown in FIG. 3d, method steps are carried out which are the same as those used to produce the n + -doped wells Correspond to DS or drain-source regions on the side faces of the columns, namely the deposition of a doping material on the bottom of the recesses, followed by a tempering step. This results in n + -doped wells in the lower region of the recesses or in the lower region of the columns, as shown in FIG. 3c, where the recesses are not yet etched back to their final depth.
  • a 0 ° implantation of a dopant such as arsenic or Phosphorus, in which recesses are etched back to their final depth, this doping step being followed by a tempering step, which causes a diffusion of the material that was originally only doped into the bottom of the recesses, along the side surfaces of the columns, so that in the lower one Area of the recesses n + -doped tubs arise.
  • a dopant such as arsenic or Phosphorus
  • n + -doped wells in the lower region of the recesses or in the lower region of the columns for the formation of drain regions of the memory transistors offers the advantage over the use of a continuous n + -doped layer that the p located in the central region of the columns -Substrate remains accessible from below for a voltage connection and can be safely held at reference potential.
  • the starting point for the method for producing the memory transistors and the voltage-dependent resistors described in FIG. 4 was the structure shown in FIG. 3e. In this exposed areas of the filling material 18 were removed to the depth of the recesses 22, so that continuous trenches 26 arise. If these exposed areas of the filling material 18 are not removed at the beginning but only at the end of the deposition and etching processes otherwise described in FIG. 4, the structure shown in FIG. 6 results in a perspective view.
  • the layer sequence 28, 30, 32, 34 is not arranged in the longitudinal direction over a plurality of side surfaces 4, 6 of columns 2 lying one above the other, but rather annular regions of the layer sequence are formed with corresponding bridges 50 between opposite side surfaces 4, 6 of columns 2.
  • 2F 2 is required for the memory cells described. If memory cells are arranged on each side surface of the columns, the minimum space requirement is 1F 2 per memory cell.

Abstract

Halbleiterspeicheranordnung mit einem Halbleiterkörper (1) in dem Speicherzellen (SZ1, SZ2) ausgebildet sind, die jeweils einen Auswahltransistor (T2) und Speichermittel (CG, CGS, CGD) zur Speicherung elektrischer Ladung aufweisen, wobei der Halbleiterkörper (1) Säulen mit wenigstens annäherungsweise vertikal verlaufenden Seitenflächen (4, 6) aufweist, wobei jede Speicherzelle (SZ1, SZ2, SZ3) an einer Seitenfläche (4; 6) einer der Säulen (2) ausgebildet ist.

Description

Halbleiterspeicheranor-dnung und Verfahren zu deren Herstellung
Die vorliegende Erfindung betrifft eine Halbleiterspeicheran- Ordnung gemäß den Merkmalen des Oberbegriffs des Patentanspruchs 1.
Eine derartige Halbleiterspeicheranordnung ist aus der Veröffentlichung: M. Terauchi, A. Nitayama, F. Horiguchi, F. Ma- suoka, „A Surrounding Gate Transistor (SGT) Gain Cell For Ultra High Density Drams" VLSI-Symposium, Digital Technology Paper, Seite 21, 1993, bekannt. Die dort beschriebene Halb- leiterspeicheranordnung verfügt über einen als MOS-Transistor ausgebildeten Auswahltransistör und eine in Reihe zur Last- strecke des Auswahltransistors geschaltete Kapazität, die als Gatekapazität eines Sperrschicht-SET ausgebildet ist. Ein Gateanschluß des Auswahltransistors ist zirkulär um eine Säule aus Halbleitermaterial angeordnet, wobei der Flächenbedarf einer Säule durch das Quadrat der minimal realisierbaren Strukturbreite F gegeben ist. Der Flächenbedarf dieser Speicherzelle nach dem Stand der Technik an der zur Verfügung stehenden Gesamtfläche des Halbleiterkörpers beträgt 4F*.
Die Kapazität eines Speicherchips ergibt sich durch die auf dem Chip für das Speicherzellenfeld zur Verfügung stehende
Fläche geteilt durch die zur Realisierung einer Speicherzelle erforderliche Fläche. So läßt sich die Kapazität eines Speicherchips durch Reduktion der minimalen Strukturbreite oder durch Verwendung von Speicherzellen reduzieren, die jeweils weniger als 4F* an Speicherfläche benötigen.
Ziel der vorliegenden Erfindung ist es daher, eine Speicherzelle zur Verfügung zu stellen, bei welcher der erforderliche Flächenbedarf pro Speicherzelle 2F2 oder weniger beträgt und die dabei mit herkömmlichen Halbleiterverfahrensprozessen herstellbar ist. Dieses Ziel wird durch die eingangs genannte Halbleiterspeicheranordnung erreicht, bei welcher jede Speicherzelle an nur einer Seitenfläche einer der Säulen ausgebildet ist. Besitzen die Säulen quadratischen Querschnitt mit einer Seitenlänge, die der minimalen Strukturbreite F entspricht, und sind benachbarte Säulen des Halbleiterkörpers im Abstand der minimalen Strukturbreite F zueinander angeordnet, so beträgt die Fläche einer Speicherzelle der erfindungsgemäßen Halbleiterspeicheranordnung lediglich 2F2, wenn Speicherzellen jeweils an zwei Seitenflächen der Säulen angeordnet sind, und nur F2, wenn Speicherzellen an jeder Seitenfläche der Säulen ausgebildet sind. Gegenüber den Speicherzellen nach dem Stand der Technik ergibt sich so eine Vervierfachung der Speicherkapazität eines Speicherchips bei gleichen Chipabmessungen und gleichen minimalen Strukturbreiten.
Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche .
Vorteilhafterweise sind die Speichermittel einer Speicherzelle an einen Steueranschluß eines zu dem Auswahltransistor in Reihe geschalteten Speichertransistors angeschlossen. Die Speichermittel, bzw. die darin gespeicherten Ladungen, dienen zur Ansteuerung des Speichertransistors, welcher abhängig von der in den Speichermitteln gespeicherten Ladung leitet oder nicht leitet. Eine derartige Kombination aus Speichermittel und Transistor zur Speicherung binärer Informationen bietet den Vorteil, daß in den Speichermitteln nur eine elektrische Ladung zu speichern ist, die ausreicht, um den Speichertran- sistor leitend zu halten. Diese Ladung ist wesentlich geringer, als die bei Speicherzellen mit einem Auswahltransistör und einer Speicherkapazität in der Speicherkapazität zu speichernde Ladung.
Die Speichertransistoren und Auswahltransistören sind insbesondere als MOSFETs ausgebildet. MOSFETs weisen gegenüber Sperrschicht-FETs geringere Leckstromverluste an dem den Steueranschluß bildenden Gateanschluß auf. Sie sind daher besonders als Speichertransistoren geeignet, da die in den Speichermitteln gespeicherte Ladung nur in sehr geringem Maß über den Gateanschluß abfließen kann. Als Speichermittel dient insbesondere die bei allen MOSFETs vorhandene Kapazität zwischen der Gate-Elektrode und dem Halbleitersubstrat.
Zum Laden und Entladen der an den Steueranschluß des Speichertransistors angeschlossenen Speichermittel dient gemäß einer Ausführungsform der Erfindung ein spannungsabhängiger
Widerstand, der zwischen dem Steueranschluß des Speichertran- sistors und einem ersten Laststreckenanschluß des Speicher- transistors angeordnet ist, wobei bei der Verwendung von MOSFETs als Speichertransistoren der erste Laststreckenanschluß dem Sourceanschluß entspricht. Der spannungsabhängige Widerstand ist als Diode ausgebildet, die insbesondere direkt über der Gate-Elektrode des Speichertransistors ausgebildet ist.
Die vorliegende Erfindung betrifft ferner ein Verfahren zur Herstellung der erfindungsgemäßen Halbleiterspeicheranordnung gemäß dem nebengeordneten Verfahrensanspruch und der darauf zurückbezogenen Unteransprüche.
Die erfindungsgemäße Halbleiterspeicheranordnung sowie das erfindungsgemäße Herstellverfahren wird nachfolgend anhand von Zeichnungen näher erläutert. Es zeigen:
Fig. 1: Ausschnitt einer erfindungsgemäßen Halbleiterspeicheranordnung im Querschnitt;
Fig. 2: Ersatzschaltbild einer Speicherzelle der Halbleiterspeicheranordnung nach Fig. 1 ;
Fig. 3: Halbleiterspeicheranordnung während verschiedener Verfahrensschritte zur Herstellung von Säulen aus
Halbleitermaterial ; Fig. 4: Erfindungsgemäße Halbleiterspeicheranordnung während verschiedener Verfahrensschritte zur Herstellung der Speichertransistoren mit spannungsabhängigen Widerständen;
Fig. 5: Erfindungsgemäße Halbleiterspeicheranordnung in perspektivischer Ansicht;
Fig. 6: Perspektivische Darstellung der erfindungsgemäßen Halbleiterspeicheranordnung nach Verfahrensschritten eines zweiten Verfahrens zur Herstellung der Speichertransistoren mit spannungsabhängigen Widerständen;
Fig. 7: Halbleiterspeicheranordnung in perspektivischer Ansicht nach Verfahrensschritten eines dritten Verfahrens zur Herstellung der Speichertransistoren mit spannungsabhängigen Widerständen .
Fig. 8: Halbleiterspeicheranordnung im Querschnitt mit einer zweiten Ausbidungsform eines spannungsabhängigen Widerstandes .
In den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
Figur 1 zeigt einen Ausschnitt der erfindungsgemäßen Halbleiterspeicheranordnung im Querschnitt, wobei drei nebeneinan- derliegende, identisch aufgebaute Speicherzellen SZl, SZ2 ,
SZ3 dargestellt sind. Aus Gründen der Übersichtlichkeit sind Bezugszeichen nur für die in der Mitte dargestellte Speicherzelle SZl eingetragen. Das Ersatzschaltbild einer der in Figur 1 dargestellten Speicherzellen SZl, SZ2 , SZ3 ist in Figur 2 angegeben. Die Speicherzellen SZl, SZ2 , SZ3 sind jeweils an Seitenflächen 4, 6 von Säulen 2 eines Halbleiterkörpers 1 angeordnet. Jede Speicherzelle SZl, SZ2 , SZ3 besitzt einen Speichertransistor Tl, der in Reihe zu einem Auswahltransistör T2 ge- schaltet ist. Zur Bildung der als n-Kanal-MOSFETs ausgebildeten Transistoren Tl, T2 weisen die Säulen 2 unterschiedlich dotierte Bereiche auf. Die Säulen 2 sind in einem oberen Bereich U und einem unteren Bereich L n+ -dotiert, wobei sich zwischen den n+-dotierten Bereichen U, L ein p-dotierter Be- reich M befindet. An gegenüberliegenden Seitenflächen 4, 6 der Säulen 2 sind n+-dotierte Wannen DS in den p-dotierten Bereich M eingebracht.
Die n+-dotierten unteren Bereiche L der Säulen bilden jeweils Drain-Gebiete Dl der Speichertransistoren Tl der Speicherzellen SZl, SZ2 , SZ3, die n+-dotierten oberen Bereiche U bilden Source-Gebiete S2 der Auswahltransistören T2 , die n+- dotierten Wannen DS sind jeweils dem Speichertransistor Tl und dem Auswahltransistör T2 einer Speicherzelle gemeinsam und bilden so Drain-Gebiete D2 der Auswahltransistoren T2 und Source-Gebiete Sl der Speichertransistoren Tl.
Gate-Elektroden Gl der Speichertransistoren Tl der Speicherzellen SZl, SZ2, SZ3 erstrecken sich an Seitenflächen 4, 6 der Säulen 2 von den n+-dotierten Wannen DS zu n+-dotierten unteren Bereichen L der Säulen 2, die die Drain-Gebiete Dl der Speichertransistoren Tl bilden. Entsprechend erstrecken sich Gate-Elektroden G2 der Auswahltransistoren T2 an den Seitenflächen 4, β der Säulen zwischen den n+-dotierten Wan- nen DS und den die Source-Gebiete S2 bildenden n+-dotierten oberen Bereichen U der Säulen 2. Die Gate-Elektroden Gl, G2 sind jeweils durch Gate-Isolationen GOXl , GOX2 , insbesondere aus Siliziumoxid, von dem Halbleiterkörper 1 isoliert. Die Gate-Elektroden Gl, G2 bestehen aus elektrisch leitendem Ma- terial, insbesondere aus polykristallinem Silizium. Über den Gate-Elektroden Gl der Speichertransistoren Tl und teilweise über den gemeinsame Drain-Source-Gebiete der Auswahltransistoren T2 und der Speichertransistoren Tl bildenden n+-dotierten Wannen DS befindet sich eine dünne Schicht 10 eines thermischen Oxides, eines Nitrids oder eines Oxini- trids . Über dieser Schicht 10 ist eine Schicht 12 aus leitendem Material, insbesondere ein in-Situ dotiertes polykri- stallines Silizium aufgebracht. Die Schichten 10, 12 bilden eine Diode DI zwischen der Gate-Elektrode Gl des Speicher- transistors Tl und dessen Source-Gebiet Sl.
Eine weitere Möglichkeit zur Ausbildung einer Diode DI zwischen der Gate-Elektrode Gl und dem Source-Gebiet Sl besteht in der Verwendung eines n+-dotierten Materials als Gate- Elektrode Gl, wobei zwischen Gate-Elektrode Gl und dem Source-Gebiet Sl ein schwach n-dotiertes Material angeordnet ist.
Wie insbesondere aus dem in Figur 2 dargestellten Ersatzschaltbild hervorgeht, ist die Gate-Elektrode G2 des Auswahl- transistors T2 einer Speicherzelle SZl, SZ2, SZ3 an eine
Wortleitung WL, der Source-Anschluß S2 des Auswahltransistors T2 an eine Bitleitung BL und der Drain-Anschluß Dl des Speichertransistors Tl an Versorgungspotential Vdd angeschlossen.
Der p-dotierte Bereich M, der auch als p-Substrat bezeichnet ist, befindet sich auf Bezugspotential .
Wie in dem Ersatzschaltbild dargestellt, sind Speichermittel CG, CGD CGS an der Gate-Elektrode Gl des Speichertransistors Tl wirksam. Diese Speichermittel werden durch eine Gate- Kapazität CG zwischen der Gate-Elektrode Gl und dem P- Substrat M, durch eine Gate-Source-Kapazität CGs zwischen der Gate-Elektrode Gl und dem Source-Gebiet Sl sowie durch eine Gate-Drain-Kapazität CGD zwischen der Gate-Elektrode Gl und dem Drain-Gebiet Dl des Speichertransistors Tl gebildet. Zur Erläuterung der Funktionsweise einer Speicherzelle soll im folgenden insbesondere die Gatekapazität CG betrachtet werden.
Zum Einlesen einer „logischen 1" wird der Auswahltransistor T2 durch Anlegen einer entsprechend hohen Spannung an der
Wortleitung WL leitend gemacht. Bei nachfolgendem Anlegen einer Spannung an die Bitleitung BL wird die Gatekapazität CG über die in Flußrichtung gepolte Diode DI aufgeladen. Die an der Bitleitung BL angelegte Spannung ist hierbei kleiner zu wählen als die an der Wortleitung WL angelegte Spannung, um zu gewährleisten, daß der Auswahltransistör T2 während des Einlesens für die gesamte an die Bitleitung BL angelegten Spannung leitend gehalten wird. Am Ende des Einlesevorgangs ist dafür zu sorgen, daß die an der Wortleitung WL angelegte Spannung vor der an der Bitleitung BL angelegten Spannung abfällt, um zu verhindern, daß die Gatekapazität CG gegen Ende des Einlesevorgangs über die dann in Sperrichtung gepolte Diode DI wieder entladen wird.
Das Einlesen einer „logischen 0" erfolgt entsprechend, wobei der Auswahltransistor T2 durch Anlegen einer Spannung an die Wortleitung WL leitend gehalten wird und die Bitleitung BL auf Bezugspotential gelegt wird. Ist bei Beginn dieses Einlesevorgangs eine Ladung in der Gatekapazität CG gespeichert, wird diese über die dann in Sperrichtung gepolte Diode DI entladen. Die Zeitdauer während der der Auswahltransistor T2 leitet, ist hierbei so zu wählen, daß die Gatekapazität CG während dieser Zeitdauer annähernd vollständig entladen werden kann.
Das Auslesen der gespeicherten Informationen erfolgt durch Anlegen einer Spannung an die Wortleitung WL und Verbinden der Bitleitung BL mit Bezugspotential. Ist eine „logische 1" gespeichert, so leitet der Speichertransistor Tl , es fließt ein Strom von Versorgungspotential Vdd in die Bitleitung BL, der in einer angeschlossenen Auswerteschaltung ausgewertet werden kann. Ist eine „logische 0" gespeichert, so sperrt der Speichertransistor Tl, es fließt kein Strom von Vdd auf die Bitleitung BL . Da bei Auslesen einer „logischen 1" die Gatekapazität CG über die in Sperrichtung gepolte Diode DI entladen wird, ist im Anschluß an den Lesevorgang die ausgelesene Information in die Speicherzelle zurückzuschreiben.
Figur 5 zeigt einen Ausschnitt der erfindungsgemäßen Halbleiterspeicheranordnung in perspektivischer Ansicht, wobei hieraus insbesondere die Anordnung der Wort- und Bitleitungen der Halbleiterspeicheranordnung deutlich werden. Figur 5 zeigt vier Säulen 2 des Halbleiterkörpers 1, wobei an jeweils zwei gegenüberliegenden Seiten 4, 6 der Säulen Speicherzellen SZ ausgebildet sind. Zwischen den anderen Seitenflächen der Säulen ist ein insbesondere isolierendes Füllmaterial 18 einge- bracht. Mehreren Speicherzellen ist jeweils eine Wortleitung WL1, WL2 , WL3 , WL4 und mehreren Speicherzellen ist jeweils eine Bitleitung BLl, BL2 gemeinsam. Da die Wortleitungen WLl, WL2 , WL3 , WL4 quer zu den Bitleitungen BLl, BL2 verlaufen, ist jede Speicherzelle SZ eindeutig über das daran ange- schlossene Wort-Bitleitungspaar identifizierbar und kann so durch entsprechende Ansteuerung der Wort- und Bitleitungen WLl, WL2 , WL3 , WL4 , BLl, BL2 beschrieben und ausgelesen werden.
Verfahren zur Herstellung der erfindungsgemäßen Halbleiterspeicheranordnung sollen nun anhand der Figuren 3 bis 7 erläutert werden.
Die Verfahren umfassen das Herstellen von Säulen 2 mit wenig- stens annäherungsweise vertikal verlaufenden Seitenflächen
4,6 und mit dotierten Wannen DS an wenigstens einer der Seitenflächen 4; 6, wobei die Wannen als erste Lastanschlüsse für die Speichertransistoren Tl und als zweite Lastanschlüsse für die Auswahltransistören T2 dienen. Bei Verwendung von n- Kanal-MOSFET als Speicher- und Auswahltransistoren sind die ersten Lastanschlüsse der Speichertransistoren Tl deren Sour- ce-Anschlüsse Sl, die zweiten Lastanschlüsse der Auswahltran- sistoren T2 sind deren Drain-Anschlüsse D2.
Figur 3 zeigt ein Verfahren zur Herstellung der Säulen 2 in einem Halbleiterkörper 1.
Erster Schritt ist das Einbringen von wenigstens annäherungsweise parallel verlaufenden Gräben 16 in eine Oberfläche des Halbleiterkörpers 1, wobei die Breite der Gräben 16 und deren Abstand insbesondere der minimal realisierbaren Strukturbreite F entspricht. Der verwendete Halbleiterkörper besteht aus einem p-Substrat mit einer sich im unteren Bereich über den Halbleiterkörper erstreckenden n+-dotierten Schicht. Die Herstellung der Gräben erfolgt beispielsweise durch Strukturie- ren einer Hartmaske, insbesondere aus TEOS, auf die Oberfläche des Halbleiterkörpers 1 bei anschließendem Ätzen der freiliegenden Oberflächenbereiche des Halbleiterkörpers 1. Anschließend werden die Gräben 16 mit einem Füllmaterial 18 aufgefüllt, welches selektiv zu dem Halbleitermaterial des Halbleiterkörpers 1 ätzbar ist, beispielsweise Siliziumdioxid.
Figur 3a zeigt den Halbleiterkörper 1 nach Herstellung der wenigstens annäherungsweise parallel verlaufenden mit Füllma- terial 18 gefüllten Gräben 16.
Es folgt das Aufbringen einer weiteren Maske auf die Oberfläche des Halbleiterkörpers 1 und die Oberfläche der aufgefüllten Gräben 16. Als Maske dienen insbesondere Nitridstreifen 20, die quer zu den Gräben 16 verlaufen, wobei die Breite und der gegenseitige Abstand der Nitridstreifen 20 vorzugsweise der minimalen Strukturbreite F entspricht. Anschließend erfolgt ein Ätzvorgang, bei welchem freiliegende Bereiche des Halbleiterkörpers 1 auf ein erstes Niveau zurückgeätzt wer- den, so daß erste Ausnehmungen 22' und erste Säulenabschnitte 2' zwischen den ersten Ausnehmungen 22' entstehen. Figur 3c zeigt die in Figur 3b dargestellte Anordnung im Querschnitt entlang einer Schnittlinie A-A' nach weiteren Verfahrensschritten, bei welchen eine Schicht 24 aus Dotiermaterial in den Ausnehmungen 22' abgeschieden und nachfolgend ein Temperschritt durchgeführt wird. Als Dotiermaterial wird insbesondere Arsen-Glas oder Phosphor-Glas verwendet . Während des Temperschritts diffundiert Phosphor oder Arsen in das p- Substrat des Halbleiterkörpers 1, so daß dort n+ -dotierte Gebiete DS' entstehen. Nach Entfernen der Schicht aus Dotier- material 24 und Zurückätzen der freiliegenden Bereiche des
Halbleiterkörpers 1 auf ein zweites Niveau ergibt sich die in Figur 3d im Querschnitt bzw. in Figur 3e in perspektivischer Ansicht dargestellte Anordnung. Der Halbleiterkörper 1 weist nun eine Vielzahl Säulen 2 auf, wobei jeweils an gegenüber- liegenden Seitenflächen 4, 6 der Säulen n-dotierte Wannen DS eingebracht sind, wobei jedes der Gebiete DS als gemeinsames Drain-Source-Gebiet des Auswahltransistors T2 und des Speichertransistors Tl einer Speicherzelle dient.
Es folgen Verfahrensschritte zur Herstellung der Gate-
Elektroden Gl für die Speichertransistoren Tl an wenigstens einer der Seitenflächen 4, 6 der Säulen 2 sowie zum Herstellen spannungsabhängiger Widerstände zwischen den Gate- Elektroden Gl, der Speichertransistoren Tl und deren Source- Gebieten Sl . Diese Verfahrensschritte sind in Figur 4 dargestellt.
Gemäß einem ersten Verfahren zur Herstellung der Gate- Elektroden Gl und der spannungsabhängigen Widerstände wird das Füllmaterial 18 an nach oben freiliegenden Stellen bis auf das zweite Niveau der Aussparungen 22 entfernt, so daß parallel zu den Nitridstreifen 20 verlaufende Gräben 26 entstehen, wobei sich an Seitenflächen der Gräben Flächen 36 des Füllmaterials 18 und Seitenflächen 4, 6 der Säulen 2 abwech- sein. Auf die so entstandene Struktur wird eine Schicht 28 aus Isolationsmaterial, insbesondere Siliziumoxid, abgeschieden oder aufgewachsen. Auf die Isolationsschicht 28 wird dann eine Schicht 30 aus leitendem Material, insbesondere aus polykristallinem Silizium, abgeschieden. Die Schicht 30 wird anschließend in einem anisotropen Ätzprozeß zurückgeätzt, bis sie die n+-dotierten Wannen DS an den Seitenflächen 4, 6 der Säulen nur noch im unteren Bereich geringfügig überlappt. Die Abtragung der Schicht 30 in dem anisotopen Ätzprozeß erfolgt in vertikaler Richtung von oben, wobei die Höhe der an den Seitenflächen 4, 6 verbleibenden Reste der Schicht 30, die die späteren Gate- Elektroden der Speichertransistoren bilden, durch die Dauer des durchgeführten Ätzprozesses eingestellt werden können. Nach dem Zurückätzen der Schicht 30 aus leitendem Material wird die Isolationsschicht 28 an freiliegenden Stellen ent- fernt, so daß sich die in Figur 4d im Querschnitt dargestellte Struktur ergibt.
In einem nächsten Verfahrensschritt erfolgt das Abscheiden einer Schicht 32 aus einem thermischem Oxid, einem Nitrid oder einem Oxinitrid. Anschließend wird eine Schicht 34 eines leitenden Materials, insbesondere polykristallines Silizium, abgeschieden und in einem anisotropen Ätzprozeß bis auf die Höhe der n+-dotierten Wannen DS an den Seitenflächen 4, 6 der Säulen 2 zurückgeätzt. Nach dem Entfernen von freiliegenden Bereichen der Schicht 34 ergibt sich die in Figur 4e im Querschnitt und in Figur 4f in perspektivischer Darstellung gezeigte Struktur, wobei in Figur 4f die Schichten 28, 30, 32 und 34 aus Gründen der Übersichtlichkeit als Gesamtes dargestellt sind.
Anstelle der Schichten 32, 34, die zur Bildung der spannungsabhängigen Widerstände aufgebracht werden, kann eine Schicht aus schwach dotiertem Material über der die späteren Gate- Elektroden der Speichertransistoren bildenden Schicht 30 ab- geschieden werden, wenn für die Schicht 30 ein stark n+- dotiertes Material verwendet wird. Gegebenenfalls wird die Schicht aus schwach dotiertem Material im Bereich der p- dotierten Wannen entfernt und durch ein Metall, beispielsweise ein Silizid ersetzt. Für die Speicherzellen ergeben sich so Schottky-Übergänge zur Bildung spannungsabhängiger Widerstände zwischen den Gate-Elektroden und den Source-Gebieten der Speichertransistoren. Eine derartige Speicherzelle SZ ist in Figur 8 dargestellt, wobei das Bezugszeichen 50 die Schicht aus schwach dotiertem Material und das Bezugszeichen 52 das Metall bezeichnet.
Wie aus Figur 4f ersichtlich ist, erstreckt sich jeweils ein Gebilde aus den Schichten 28, 30, 32, 34 über eine Anzahl benachbarter Seitenflächen 4, 6 der Säulen und über die zwischen den Seitenflächen 4, 6 freiliegenden Bereiche 36 des Füllmaterials 18. In einem nachfolgenden Ätzverfahren, das beispielsweise in Sublithographietechnik ausgeführt wird, wird die aus den Schichten 28, 30, 32, 34 gebildete Struktur von freiliegenden Bereichen 36 des Füllmaterials 18 entfernt, so daß sich die in Figur 4g in perspektivischer Darstellung gezeigte Struktur ergibt. Die an den Seitenflächen 4, 6 der Säulen 2 verbleibenden Gebilde der Schichten 28, 30, 32, 34 bilden nun in der genannten Abfolge die Gateisolationen GOXl, und die Gate-Elektroden Gl der Speichertransistoren Tl, sowie die zwischen den Gate-Elektroden Gl und den Source-Gebieten Sl ausgebildeten spannungsabhängigen Widerstände entsprechend der Darstellung in Figur 1.
Die Gräben 26 werden anschließend mit einem Isolationsmaterial 14, beispielsweise Siliziumoxid, bis auf die Höhe der n+- dotierten Wannnen DS aufgefüllt. Es folgt das Herstellen der Gate-Elektroden G2 der Auswahltransistoren T2 in aufeinanderfolgenden Verfahrensschritten, die denen der Herstellung der Gate-Elektroden Gl der Speichertransistoren Tl entsprechen, nämlich durch aufeinanderfolgendes Abscheiden oder Aufwachsen einer Isolationsschicht und Abscheiden einer Schicht aus lei- tendem Material und Zurückätzen der Schicht aus leitendem Material. Wie insbesondere aus Figur 5 hervorgeht, besitzen eine Reihe nebeneinanderliegender Speicherzellen eine gemeinsa- me Gate-Elektrode G2 , die sich entlang der Seitenflächen der Gräben 26 erstreckt.
Nach Entfernen der Nitridstreifen 20 erfolgt ein Dotiervor- gang, in welchem nach oben freiliegende Bereiche der Säulen 2 zur Herstellung der oberen n+-dotieren Bereiche U der Säulen bzw. zur Herstellung der Source-Gebiete S2 der Auswahltransi- storen T2 n+-dotiert werden.
Bei den im vorangegangenen beschriebenen Verfahrensschritten wurde ein p-dotierter Halbleiterkörper 1 angenommen, der in einem unteren Bereich eine durchgehende n+-dotierte Schicht aufweist. Ein derartiger Halbleiterkörper ist beispielsweise durch Verwendung n+-dotierten Siliziums bei anschließendem Aufbringen einer p-dotierten Epitaxischicht erzeugbar.
Andererseits ist keine durchgehende n+-Schicht im unteren Bereich des Halbleiterkörpers 1 erforderlich. Es genügen n+- dotierte Wannen im unteren Bereich der Säulen entsprechend der an den Seitenflächen 4, 6 der Säulen angeordneten n+- dotierten Wannen DS . So ist nach einem weiteren verfahren vorgesehen, einen ausschließlich p-dotierten Halbleiterkörpers zu verwenden, wobei nach Zurückätzen der Ausnehmungen in dem Halbleiterkörper bis auf ihre letztendliche Tiefe, wie in Figur 3d dargestellt, Verfahrensschritte durchgeführt werden, die denen zur Herstellung der n+-dotierten Wannnen DS oder Drain-Source-Gebieten an den Seitenflächen der Säulen entsprechen, nämlich das Abscheiden eines Dotiermaterials auf den Boden der Ausnehmungen bei anschließender Durchführung eines Temperschrittes . Hierdurch entstehen im unteren Bereich der Ausnehmungen bzw. im unteren Bereich der Säulen n+- dotierte Wannen entsprechend der Darstellung in Figur 3c, wobei dort die Ausnehmungen noch nicht bis auf ihre letztendliche Tiefe zurückgeätzt sind.
Anstelle des Abscheidens einer Schicht aus Dotiermaterial kann eine 0° -Implantation eines Dotierstoffes, wie Arsen oder Phosphor, in den bis auf ihre letztendliche Tiefe zurückgeätzten Ausnehmungen durchgeführt werden, wobei auf diesen Dotierschritt ein Temperschritt folgt, der eine Diffusion des ursprünglich nur in den Boden der Ausnehmungen eindotierten Materials ein Stück weit auch entlang der Seitenflächen der Säulen bewirkt, so daß im unteren Bereich der Ausnehmungen n+-dotierte Wannen entstehen.
Die Verwendung n+-dotierter Wannen im unteren Bereich der Ausnehmungen bzw. im unteren Bereich der Säulen zur Ausbildung von Drain-Gebieten der Speichertransistoren bietet gegenüber der Verwendung einer durchgängigen n+-dotierten Schicht den Vorteil, daß das im mittleren Bereich der Säulen befindliche p-Substrat von unten für einen Spannungsanschluß zugänglich bleibt und so sicher auf Bezugspotential gehalten werden kann .
Ausgangspunkt des in Figur 4 beschriebenen Verfahrens zur Herstellung der Speichertransistoren und der spannungsabhän- gigen Widerstände war die in Figur 3e dargestellte Struktur. Bei dieser wurden freiliegende Bereiche des Füll aterials 18 bis auf die Tiefe der Ausnehmungen 22 entfernt, so daß durchgehende Gräben 26 entstehen. Entfernt man diese freiliegenden Bereiche des Füllmaterials 18 nicht zu Beginn sondern erst am Ende der ansonsten in der Figur 4 beschriebenen Abscheide- und Ätzprozesse, so ergibt sich die in Figur 6 in perspektivischer Ansicht dargestellte Struktur. Die Schichtenabfolge 28, 30, 32, 34 ist nicht in Längsrichtung über mehrere über- einanderliegende Seitenflächen 4, 6 von Säulen 2 angeordnet, sondern es entstehen ringförmige Bereiche der Schichtenabfolge mit entsprechenden Brücken 50 zwischen gegenüberliegenden Seitenflächen 4, 6 von Säulen 2. Es schließt sich ein Oxida- tionsschritt an, bei welchem die Brücken 50 aufgrund der Tatsache, daß sie von zwei Seiten freiliegen, schneller oxidiert werden als die Bereiche der Schichtenabfolge 28, 30, 32, 34, die an Seitenflächen 4, 6 der Säulen 2 angeordnet sind. Der Oxidationsprozeß wird so lange durchgeführt, bis die Brücken rH
Figure imgf000017_0001
Figure imgf000017_0002
sich für die beschriebenen Speicherzellen ein Flächenbedarf von 2F2. Bei Anordnung von Speicherzellen an jeder Seitenfläche der Säulen ergibt sich ein minimaler Flächenbedarf von 1F2 pro Speicherzelle.

Claims

Patentansprüche
1. Halbleiterspeicheranordnung mit folgenden Merkmalen:
- einem Halbleiterkörper (1) in dem Speicherzellen (SZl, SZ2) ausgebildet sind, die jeweils einen Auswahltransistör (T2) und Speichermittel (CG, CGΞ, CGD) zur Speicherung elektrischer Ladung aufweist;
- der Halbleiterkörper (1) weist Säulen mit wenigstens annäherungsweise vertikal verlaufenden Seitenflächen (4, 6) auf;
g e k e n n z e i c h n e t durch folgendes weiteres Merkmal :
- jede Speicherzelle (SZl, SZ2 , SZ3) ist an einer Seitenfläche (4; 6) einer der Säulen (2) ausgebildet.
2. Halbleiterspeicheranordnung nach Anspruch 1, d a - d u r c h g e k e n n z e i c h n e t, daß an jeder Säule
(2) zwei Speicherzellen (SZl, SZ3) an gegenüberliegenden Seitenflächen (4, 6) ausgebildet sind.
3. Halbleiterspeicheranordnung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die Speichermittel (CG, CGS, CGD) an einem Steueranschluß (Gl) eines zu dem Auswahltransistor (T2) in Reihe geschalteten Speichertransistors (Tl) angeschlossen sind.
4. Halbleiterspeicheranordnung nach Anspruch 3, d a - d u r c h g e k e n n z e i c h n e t, daß der Speicher- transistor (Tl) und der Auswahltransistör (T2) als MOSFET ausgebildet sind.
5. Halbleiterspeicheranordnung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß zwischen dem Steueranschluß (Gl) und einem ersten Laststrek- kenanschluß (Sl) des Speichertransistors (Tl) ein spannungsabhängiger Widerstand (DI) angeordnet ist.
6. Halbleiterspeicheranordnung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß der erste Laststreckenanschluß (Sl) des Speichertransistors (Tl) und ein zweiter Laststreckenanschluß (D2) des Auswahl- transistors (T2) einer Speicherzelle (SZl, SZ2 ) als gemeinsamer dotierter Bereich (DS) an einer der Seitenflächen (4; 6) ausgebildet sind.
7. Halbleiterspeicheranordnung nach einem der vorangehenden
Ansprüche, dadurch gekennzeichnet, daß der spannungsabhängige ι
Widerstand als Diode (DI) ausgebildet ist.
8. Verfahren zur Herstellung einer Halbleiterspeicheranordnung nach einem der vorangehenden Ansprüche, g e k e n n z e i c h n e t durch folgende Verfahrensschritte:
- Herstellen von Säulen (2) mit wenigstens annäherungsweise vertikal verlaufenden Seitenflächen (4; 6) an einem Halbleiterkörper (1) und mit dotierten Bereichen (DS) , die als Laststreckenanschlüsse (Sl, D2) für Speichertransistoren (Tl) und Auswahltransistoren (T2) dienen, an wenigstens einer der Sei- tenflächen (4;6);
- Herstellen von Steueranschlüssen (Gl) für die Speichertransistoren (Tl) an wenigstens einer der Seiten lächen (4; 6) der Säulen (2) ;
- Herstellen spannungsabhängiger Widerstände (DI) zwischen den Steueranschlüssen (Gl) der Speichertransistoren (Tl) und deren ersten Lastanschlüssen (Sl) ;
- Herstellen von Steueranschlüssen (G2) für die Auswahltransistoren (T2) an der wenigstens einen Seitenfläche (4; 6).
9. Verfahren nach Anspruch 8, d a d u r c h g - k e n n z e i c h n e t, daß die Herstellung von Auswahltran- sitoren (T2) und Speichertransistoren (Tl) zur Bildung von Speicherzellen (SZl, SZ2 , SZ3) an gegenüberliegenden Seitenflächen (4, 6) der Säulen (2) erfolgt.
10. Verfahren nach einem der Ansprüche 8 oder 9, d a d u r c h g e k e n n z e i c h n e t, daß die Herstellung der Lastanschlüsse (Sl, D2 ) der Speichertransistoren (Tl) und Auswahltransistoren (T2) durch Dotieren jeweils einer Wanne (DS) pro Speicherzelle in die wenigstens eine Seitenfläche (4, 6) erfolgt.
11. Verfahren nach einem der Ansprüche 8 bis 10, d a d u r c h g e k e n n z e i c h n e t, daß die Herstellung eines der spannungsabhängigen Widerstände (DI) durch Abscheiden einer Nitridschicht oder einer Oxidschicht (10) und darauffolgendes Abscheiden einer Schicht (12) aus leitendem Ma- terial über der Gate-Elektrode (Gl) des Speichertransistors (Tl) erfolgt,
12. Verfahren nach einem der Ansprüche 8 bis 10, d a d u r c h g e k e n n z e i c h n e t, daß die Herstellung eines der spannungsabhängigen Widerstände (DI) durch Abscheiden einer schwach dotierten Schicht (52) und Anbringen eines Metalles oder Suizides (52) auf einer stark dotierten Gate- Elektrode (Gl) erfolgt.
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