CN116013900B - 半导体结构及其制备方法 - Google Patents
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Abstract
本申请涉及一种半导体结构及其制备方法、侧栅晶体管器件。该半导体结构包括多个沿第一方向排列呈行且间隔排布的半导体柱及多个沿第二方向延伸且间隔排布的字线；其中，多个字线与多个半导体柱在第一方向上交替排列，且位于同一个半导体柱两侧的两个字线在半导体柱的延伸方向上错位设置，并共同构成对应半导体柱的控制字线。该半导体结构能够减少相邻半导体柱之间的空间，以缩小器件体积。
Description
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着动态随机存取存储器（Dynamic Random Access Memory，简称DRAM）技术的发展，存储单元的尺寸越来越小，其阵列架构由8F2到6F2再到4F2（F：在给定工艺条件下可获得的最小图案尺寸）。
然而，在4F2设计的结构中，如何尽可能地缩小单个阵列区晶体管面积，追求更高的芯片面积利用率，仍是当前亟需解决的问题。
发明内容
基于此，本申请提供一种半导体结构及其制备方法、侧栅晶体管器件，可以缩小器件体积。
一方面，本申请根据一些实施例，提供一种半导体结构，包括：
多个沿第一方向排列呈行且间隔排布的半导体柱；
多个沿第二方向延伸且间隔排布的字线，所述第二方向与所述第一方向相交；
其中，多个所述字线与多个所述半导体柱在所述第一方向上交替排列，且位于同一个所述半导体柱两侧的两个所述字线在所述半导体柱的延伸方向上错位设置，并共同构成对应所述半导体柱的控制字线。
在一些实施例中，所述半导体柱包括：沟道区以及沿所述延伸方向分别设置于所述沟道区上下两端的第一掺杂区和第二掺杂区；
其中，位于同一个所述半导体柱两侧的两个所述字线分别位于所述沟道区的侧壁上，且两个所述字线在所述沟道区向所述衬底方向的投影无交叠。
在一些实施例中，位于同一个所述半导体柱两侧的两个所述字线在所述沟道区的相邻向所述衬底方向的投影边线之间具有间隔。
在一些实施例中，位于同一个所述半导体柱两侧的两个所述字线分别为第一字线和第二字线；
所述沟道区包括：
第一沟道，靠近所述第一掺杂区或者至少部分与所述第一掺杂区相连接；所述第一字线位于所述第一沟道的第一侧侧壁上，且靠近所述第一侧侧壁的部分所述第一沟道可响应于所述第一字线的电信号形成第一反型层；
第二沟道，靠近所述第二掺杂区或者至少部分并与所述第二掺杂区相连接；所述第二字线位于所述第一沟道的第二侧侧壁上，且靠近所述第二侧侧壁的部分所述第二沟道可响应于所述第二字线的电信号形成第二反型层；
所述第一沟道与所述第二沟道无交叠。
在一些实施例中，所述沟道区还包括：
隔离沟道，位于所述第一沟道与所述第二沟道之间，用于隔离所述第一反型层和所述第二反型层。
在一些实施例中，所述隔离沟道的延伸方向平行于所述第一方向。
在一些实施例中，所述隔离沟道位于所述第一字线在所述沟道区向所述衬底方向的投影与所述第二字线在所述沟道区向所述衬底方向的投影之间。
在一些实施例中，所述隔离沟道与所述第一字线在所述沟道区向所述衬底方向的投影和/或所述第二字线在所述沟道区向所述衬底方向的投影存在交叠部分。
在一些实施例中，所述隔离沟道的延伸方向与所述第一方向相交。
在一些实施例中，所述隔离沟道包括在其延伸方向上相对设置的第一侧端面和第二侧端面；其中，
所述第一侧端面位于所述第一沟道靠近所述第二沟道的一侧，且所述第一侧端面位于所述第一字线在所述沟道区向所述衬底方向的投影范围外；
所述第二侧端面位于所述第二沟道靠近所述第一沟道的一侧，且所述第二侧端面位于所述第二字线在所述沟道区向所述衬底方向的投影范围外。
在一些实施例中，所述第一沟道所在半导体柱的掺杂类型、所述第二沟道所在半导体柱的掺杂类型及所述隔离沟道所在半导体柱的掺杂类型相同；其中，所述隔离沟道所在半导体柱的掺杂浓度小于所述第一沟道所在半导体柱的掺杂浓度以及小于所述第二沟道所在半导体柱的掺杂浓度。
在一些实施例中，所述半导体结构还包括：
多个沿所述第一方向延伸且间隔排布的位线，位于对应行所述半导体柱的底面并连接所述半导体柱。
在一些实施例中，所述半导体结构还包括：
栅介质层，覆盖所述半导体柱的侧壁且位于所述半导体柱与所述字线之间。
在一些实施例中，所述半导体结构还包括：
隔离结构，位于相邻所述半导体柱之间的间隔内且覆盖所述字线。
另一方面，本申请还根据一些实施例，提供一种半导体结构的制备方法，包括：
形成沿第一方向排列呈行且间隔排布的多个半导体柱；
于相邻所述半导体柱的间隔内形成沿第二方向延伸的字线，所述第二方向与所述第一方向相交；
其中，多个所述字线与多个所述半导体柱在所述第一方向上交替排列，且位于同一个所述半导体柱两侧的两个所述字线在所述半导体柱的延伸方向上错位设置，并共同构成对应所述半导体柱的控制字线。
在一些实施例中，所述半导体柱包括：沟道区以及沿所述延伸方向分别设置于所述沟道区上下两端的第一掺杂区和第二掺杂区；位于同一个所述半导体柱两侧的两个所述字线分别为第一字线和第二字线；
所述于相邻所述半导体柱的间隔内形成沿第二方向延伸的字线，包括：
于所述沟道区靠近所述第一掺杂区的部分侧壁上形成所述第一字线；
于所述沟道区靠近所述第二掺杂区的部分侧壁上形成所述第二字线。
在一些实施例中，所述沟道区包括：靠近所述第一掺杂区并与所述第一掺杂区相连接的第一沟道，以及位于所述第一沟道与所述第二掺杂区之间并与所述第二掺杂区相连接的第二沟道；
所述于所述沟道区靠近所述第一掺杂区的部分侧壁表面形成所述第一字线，包括：于所述第一沟道的第一侧侧壁上形成所述第一字线；其中，靠近所述第一侧侧壁的部分所述第一沟道可响应于所述第一字线的电信号形成第一反型层；
所述于所述沟道区靠近所述第二掺杂区的部分侧壁上形成所述第二字线，包括：于所述第二沟道的第二侧侧壁上形成所述第二字线；其中，靠近所述第二侧侧壁的部分所述第二沟道可响应于所述第二字线的电信号形成第二反型层；
所述第一沟道与所述第二沟道无交叠。
在一些实施例中，所述于相邻所述半导体柱的间隔内形成沿第二方向延伸的字线之前，所述制备方法还包括：
于所述第一沟道与所述第二沟道之间形成隔离沟道；其中，所述隔离沟道的延伸方向平行于所述第一方向或与所述第一方向相交。
在一些实施例中，所述制备方法还包括：形成多个沿所述第一方向延伸且间隔排布的位线；
其中，所述位线形成于对应行所述半导体柱的底面并连接所述半导体柱。
再一方面，本申请还根据一些实施例，提供一种侧栅晶体管器件，包括至少两个侧栅晶体管；
所述侧栅晶体管包括：半导体柱以及分别位于所述半导体柱第一方向上相对两侧的第一栅极和第二栅极；
其中，所述第一栅极与所述第二栅极在所述半导体柱的延伸方向上错位设置，且在所述第一方向上相邻的所述侧栅晶体管共用同一所述第一栅极或所述第二栅极。
本申请提供的侧栅晶体管器件、半导体结构及其制备方法至少具有如下有益效果：
在本申请实施例中，通过在半导体柱相对的两侧壁上形成错位设置的两个字线，使得这两个字线共同构成对应半导体柱的控制字线，这样能够减少相邻半导体柱之间的空间，以缩小器件体积。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1中的(a)图为本申请一些实施例提供的半导体结构的截面结构示意图；图1中的(b)图为图1中的(a)图的俯视示意图；
图2中的(a)图为本申请一些实施例提供的半导体结构的立体结构示意图；图2中的(b)图为图2中的(a)图的俯视示意图；图2中的(c)图为图2中的(a)图的主视示意图；图2中的(d)图为图2中的(a)图的截面结构示意图；
图3为本申请一些实施例提供的半导体结构的局部示意图；
图4中的(a)图为本申请另一些实施例提供的半导体结构的局部示意图；图4中的(b)图为本申请又一些实施例提供的半导体结构的局部示意图；图4中的(c)图为本申请再一些实施例提供的半导体结构的局部示意图；
图5为本申请另一些实施例提供的半导体结构的立体结构示意图；
图6为本申请一些实施例提供的半导体结构的制备方法的流程示意图；
图7为本申请一些实施例提供的半导体结构的制备方法中步骤S200的流程示意图；
图8为本申请一些实施例提供的侧栅晶体管器件的截面结构示意图；
图9为本申请一些实施例提供的侧栅晶体管器件的电压-电流图。
附图标记说明：
1、半导体柱；11、第一掺杂区；12、第二掺杂区；13、沟道区；131、第一沟道；132、第二沟道；133、隔离沟道；141、第一反型层；142、第二反型层；2、字线；21、第一字线；22、第二字线；3、位线；4、位线接触结构；5、隔离结构；6、存储节点接触结构；X、第一方向；Y、第二方向；d、间隔；G1、第一栅极；G2、第二栅极。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在…上”、“相邻…”或“与…相连接”时，其可以直接地在其它元件或层上、与之相邻、相连接，或者可以存在居间的元件或层。应当明白，尽管可使用术语第一、 第二等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂区称为第二掺杂区，且类似地，可以将第二掺杂区称为第一掺杂区；第一掺杂区与第二掺杂区为不同的掺杂区。
空间关系术语例如“在…上”在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在…上”的元件或特征将取向为在其它元件或特征“下”。因此，示例性术语“在…上”可包括上和下两个取向。此外，器件也可以包括另外地取向（譬如，旋转90度或其它取向），并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例（和中间结构）的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。
鉴于现有技术中的不足之处，本申请提供一种半导体结构及其制备方法，可以缩小器件体积，其详细内容将在后续实施例中得以阐述。
一方面，本申请根据一些实施例，提供一种半导体结构。
请参阅图1至图2，在一些实施例中，该半导体结构可以包括多个半导体柱1以及多个字线2。需要说明的是，为了更清楚地示意半导体柱1和字线2之间的位置关系，图1以及图2中的(b)图、图2中的(c)图、图2中的(d)图、图2中的(e)图均省略了半导体结构中的其他填充结构；在实际实施例中，该半导体结构内还可以填充有其他的填充结构。
如图1至图2所示，多个半导体柱1可以沿第一方向（例如为X方向）排列呈行且间隔排布；对应的，多个字线2可以沿第二方向（例如为Y方向）延伸且间隔排布。需要说明的是，在本申请实施例中，第二方向应当与第一方向相交。
其中，多个字线2与多个半导体柱1在第一方向（例如为X方向）上可以交替排列，且位于同一个半导体柱1两侧的两个字线2在半导体柱1的延伸方向上可以错位设置，并共同构成对应半导体柱1的控制字线。
在上述实施例提供的半导体结构中，半导体柱1相对的两侧壁上具有错位设置的两个字线2，并使得这两个字线2共同构成对应半导体柱1的控制字线，这样能够减少相邻半导体柱1之间的空间，以缩小器件体积。
本申请对于半导体柱1的材质并不做具体限定。作为示例，半导体柱1的材质可以包括硅（Si）、硅锗（SiGe）、硅锗碳（SiGeC）、碳化硅（SiC）、砷化镓（GaAs）、砷化铟（InAs）、磷化铟（InP）或其它的III/V半导体材料或II/VI半导体材料等等。
本申请对于字线2的材质亦不做具体限定。作为示例，字线2的材质可以包括但不仅限于金属材料；譬如，字线2的材质可以包括金属钨（Tungsten）。
为了便于描述，请参阅图1中的(a)图，在本申请实施例中，可以定义位于同一个半导体柱1两侧的两个字线2分别为第一字线21和第二字线22，位于同一个半导体柱1两侧的第一字线21和第二字线22可以共同构成对应半导体柱1的控制字线。
具体的，在上述实施例提供的半导体结构中，相邻的半导体柱1可以共用同一第一字线21或第二字线22，并使得第一字线21或第二字线22共同构成对应半导体柱1的控制字线，这样能够减少相邻半导体柱1之间的空间，以缩小器件体积。
此外，相邻半导体柱1共用同一第一字线21或第二字线22的设置方式还可以使得半导体结构的内部布局更加合理，从而有效提升半导体结构的存储密度。
请结合图1中的(a)图理解，在上述实施例提供的半导体结构中，相邻的半导体柱1可以共用同一第一字线21或第二字线22：
例如，在图1中的(a)图所示出的半导体结构中，在第一方向（例如为X方向）上相邻的两个半导体柱1（显示为半导体柱1A和半导体柱1B）可以共用位于半导体柱1A和半导体柱1B之间的第一字线21。
请参阅图3，在一些实施例中，半导体柱1可以具体包括第一掺杂区11、第二掺杂区12以及沟道区13。其中，第一掺杂区11和第二掺杂区12可以沿沟道区13的延伸方向（例如为Z方向）分别设置于沟道区13的上下两端。
本申请对于第一掺杂区11的掺杂类型和第二掺杂区12的掺杂类型均不做具体限定。在一些实施例中，第一掺杂区11的掺杂类型和第二掺杂区12的掺杂类型可以均为N型。
作为示例，如图3所示，位于同一个半导体柱1两侧的两个字线2可以分别设置于沟道区13的侧壁上。
本申请对于位于同一个半导体柱1两侧的两个字线2的位置关系并不做具体限定。请继续参阅图3，在一些实施例中，位于同一个半导体柱1两侧的两个字线2在沟道区13向所述衬底方向的投影无交叠。
请继续参阅图3，在一些实施例中，位于同一个半导体柱1两侧的两个字线2在沟道区13的相邻向所述衬底方向的投影边线之间可以具有间隔d。
请参阅图4中的(a)图、图4中的(b)图及图4中的(c)图，在一些实施例中，沟道区13具体可以包括第一沟道131以及第二沟道132。
其中，第一沟道131靠近第一掺杂区11或者至少部分与第一掺杂区11相连接，第一字线21位于第一沟道131的第一侧侧壁上，且靠近第一侧侧壁的部分第一沟道131可响应于第一字线21的电信号形成第一反型层141。第二沟道132靠近第二掺杂区12或者至少部分与第二掺杂区12相连接，第二字线22位于第一沟道131的第二侧侧壁上，且靠近第二侧侧壁的部分第二沟道132可响应于第二字线222的电信号形成第二反型层142。此外，第一沟道131与第二沟道132可以无交叠。
需要说明的是，第一反型层141和第二反型层142均为反型层（Inversion layer），反型层是指在电信号所产生的电场作用下，该区域内的自由载流子与掺杂形成的半导体载流子相反，反型层也可称为导电沟道。
本申请对于第一沟道131所在半导体柱1的掺杂类型以及第二沟道132所在半导体柱1的掺杂类型均不做具体限定。在一些实施例中，第一沟道131所在半导体柱1的掺杂类型可以与第二沟道132所在半导体柱1的掺杂类型相同。例如，第一掺杂区11的掺杂类型和第二掺杂区12的掺杂类型可以均为N型，对应的，第一沟道131所在半导体柱1的掺杂类型以及第二沟道132所在半导体柱1的掺杂类型则可以均为P型。
此外，本申请对于第一沟道131的掺杂浓度以及第二沟道132的掺杂浓度亦不做具体限定。在一些实施例中，第一沟道131的掺杂浓度可以与第二沟道132的掺杂浓度相同或相近。
请继续参阅图4中的(b)图及图4中的(c)图，在一些实施例中，沟道区13还可以包括隔离沟道133。
隔离沟道133位于第一沟道131与第二沟道132之间。隔离沟道133可以用于隔离第一反型层141和第二反型层142。
本申请对于隔离沟道133的设置方式并不做具体限定。在一些实施例中，如图4中的(b)图所示，隔离沟道133可以沿平行于第一方向（例如为X方向）的方向延伸。
作为示例，隔离沟道133位于第一字线21在沟道区13向所述衬底方向的投影可以与第二字线22在沟道区13向所述衬底方向的投影之间。作为示例，如图4中的(b)图所示，隔离沟道133与第一字线21在沟道区13向所述衬底方向的投影和/或第二字线22在沟道区13向所述衬底方向的投影也可以存在交叠部分；也即：隔离沟道133与第一字线21在沟道区13向所述衬底方向的投影存在交叠部分，或者隔离沟道133与第二字线22在沟道区13向所述衬底方向的投影存在交叠部分，或者隔离沟道133与第一字线21在沟道区13向所述衬底方向的投影和第二字线22在沟道区13向所述衬底方向的投影均存在交叠部分。
在另一些实施例中，如图4中的(c)图所示，隔离沟道133还可以沿与第一方向（例如为X方向）相交的方向延伸。
在一些实施例中，隔离沟道133可以包括在其延伸方向上相对设置的第一侧端面和第二侧端面。
例如，第一侧端面位于第一沟道131靠近第二沟道132的一侧，且第一侧端面位于第一字线21在沟道区13向所述衬底方向的投影范围外；第二侧端面位于第二沟道132靠近第一沟道131的一侧，且第二侧端面位于第二字线22在沟道区13向所述衬底方向的投影范围外。
本申请对于隔离沟道133所在半导体柱1的掺杂类型并不做具体限定。在一些实施例中，第一沟道131所在半导体柱1的掺杂类型、第二沟道132所在半导体柱1的掺杂类型以及隔离沟道133所在半导体柱1的掺杂类型均相同。例如，第一沟道131所在半导体柱1的掺杂类型、第二沟道132所在半导体柱1的掺杂类型以及隔离沟道133所在半导体柱1的掺杂类型均为P型。
此外，本申请对于隔离沟道133的掺杂浓度亦不做具体限定。在一些实施例中，隔离沟道133的掺杂浓度可以小于第一沟道131的掺杂浓度以及小于第二沟道132的掺杂浓度。
请继续参阅图1至图2，在一些实施例中，该半导体结构还可以包括多个位线3。多个位线3位于对应行半导体柱1的底面，并连接所在行的半导体柱1。作为示例，多个位线3可以沿第一方向（例如为X方向）延伸且间隔排布。
本申请对于位线3的材质并不做具体限定。作为示例，位线3的材质可以包括但不仅限于金属材料；譬如，位线3的材质可以包括金属钨。在一些实施例中，位线3的材质可以与字线2的材质相同或相近。
请继续参阅图1至图2，在一些实施例中，该半导体结构还可以包括多个位线接触结构4。位线接触结构4可以位于位线3与对应行半导体柱1之间，使半导体柱1可以经由位线接触结构4与位线3相连接。
在上述实施例提供的半导体结构中，可以通过设置位线接触结构4，提升位线3与对应行半导体柱1电连接的灵敏度，从而有利于提升半导体结构的电学性能。
本申请对于位线接触结构4的材质并不做具体限定。作为示例，位线接触结构4的材质可以包括但不仅限于金属化合物材料；譬如，位线接触结构4的材质可以包括硅化钴（CoSi）和/或氮化钛（TiN）。
请参阅图5，在一些实施例中，该半导体结构还可以包括隔离结构5。隔离结构5位于相邻半导体柱1之间的间隔内，且隔离结构5可以覆盖字线2。
本申请对于隔离结构5的材质并不做具体限定。作为示例，隔离结构5的材质可以包括但不仅限于氧化物（Oxide）材料；譬如，氮化硅（SiN）、氮氧化硅（SiON）以及氧化硅（SiO2）等或其组合。
在一些实施例中，该半导体结构还可以包括栅介质层。栅介质层可以覆盖半导体柱1的侧壁，且栅介质层可以位于半导体柱1与字线2之间。
本申请对于栅介质层的材质并不做具体限定。作为示例，栅介质层的材质可以包括但不限于高K介质材料、氧化硅、氮化硅或氮氧化硅中的一种或多种。其中，高K介质材料指的是相对介电常数大于氧化硅相对介电常数的材料，例如氧化铪（HfO2）、氧化铝（Al2O3）等。
需要说明的是，在一些实施例中，栅介质层的材质可以与隔离结构5的材质相同。如图5所示，当栅介质层的材质与隔离结构5的材质为相同的材料时，栅介质层和隔离结构5实际效果可以呈现为一体成型的结构。
本申请对于栅介质层的结构亦不做具体限定。作为示例，栅介质层可以为单层结构，也可以为叠层结构；并且，可以根据实际制备工艺的不同以及对栅介质层厚度要求的不同，对栅介质层的层数进行适应性的设置。
请参阅图2中的(a)图、图2中的(b)图、图2中的(c)图及图2中的(d)图，在一些实施例中，该半导体结构还可以包括多个存储节点接触结构6。存储节点接触结构6可以与半导体柱1对准设置，有利于改善存储单元与对应半导体柱1的接触情况。
本申请对于半导体柱1的尺寸、字线2的尺寸及栅介质层的尺寸均不做具体限定。作为示例，半导体柱1的尺寸可以为6nm~10nm，譬如，半导体柱1的尺寸可以为6nm、7nm、8nm、9nm或10nm等等；作为示例，字线2的尺寸可以为3nm~7nm，譬如，字线2的尺寸可以为3nm、4nm、5nm、6nm或7nm等等；作为示例，栅介质层的尺寸可以为2nm~6nm，譬如，栅介质层的尺寸可以为2nm、3nm、4nm、5nm或6nm等等。
需要说明的是，半导体柱1的尺寸指的是：半导体柱1在第一方向（例如为X方向）上的宽度；字线2的尺寸指的是：字线2在第一方向（例如为X方向）上的宽度；栅介质层的尺寸指的是：栅介质层的厚度。
作为示例，在本申请实施例提供的半导体结构中，对于一个半导体柱1和对应于该半导体柱1的两个字线2而言，所需的空间尺寸（也可称为Pitch）可以采用如下的方式计算，以半导体柱1的尺寸为8nm，字线2的尺寸为5nm，栅介质层的尺寸为4nm为例：Pitch=8nm+4nm*2+5nm*2=21nm；如此，存储单元面积（也可称为Unit AA Area）则为Unit AA Area=21nm*21nm=0.44nm2，存储单元面积约为1c-nm制程的三分之一。由此可见，该半导体结构体积较小，有利于器件尺寸的微缩。
另一方面，本申请还根据一些实施例，提供一种半导体结构的制备方法。为了更清楚的说明本申请一些实施例中半导体结构的制备方法，以下可以结合图1至图5理解本申请的一些实施例。
请参阅图6，在一些实施例中，该半导体结构的制备方法可以包括如下的步骤：
S100：形成沿第一方向排列呈行且间隔排布的多个半导体柱1。
S200：于相邻半导体柱1的间隔内形成沿第二方向延伸的字线2，第二方向与第一方向相交。
其中，多个字线2与多个半导体柱1在第一方向上交替排列，且位于同一个半导体柱1两侧的两个字线2在半导体柱1的延伸方向上错位设置，并共同构成对应半导体柱1的控制字线。
在上述实施例提供的半导体结构的制备方法中，通过在半导体柱1相对的两侧壁上形成错位设置的两个字线2，并使得这两个字线2共同构成对应半导体柱1的控制字线，这样能够减少相邻半导体柱1之间的空间，以缩小器件体积。
为了便于描述，如图1中的(a)图所示，在本申请实施例中，可以定义位于同一个半导体柱1两侧的两个字线2分别为第一字线21和第二字线22。
具体的，在上述实施例提供的半导体结构的制备方法中，相邻的半导体柱1可以共用同一第一字线21或第二字线22，并使得第一字线21或第二字线22共同构成对应半导体柱1的控制字线，这样能够减少相邻半导体柱1之间的空间，以缩小器件体积。此外，相邻半导体柱1共用同一第一字线21或第二字线22的设置方式还可以使得半导体结构的内部布局更加合理，从而有效提升半导体结构的存储密度。
本申请对于步骤S100中形成多个半导体柱1的方式并不做具体限定。作为示例，可以采用如下的方式形成多个半导体柱1，比如：
提供衬底；采用自对准双重成像（Self-aligned Double Patterning，简称SADP）工艺、自对准四重图案（Self-Aligned Quadruple Pattern，简称为SAQP）工艺或其他合适的对准工艺在衬底内形成沿第一方向排列呈行且间隔排布的多个半导体柱1。
结合图3可以理解，在一些实施例中，半导体柱1具体可以包括：沟道区13以及沿延伸方向分别设置于沟道区13上下两端的第一掺杂区11和第二掺杂区12。
请参阅图7，在一些实施例中，步骤S200于相邻半导体柱1的间隔内形成沿第二方向延伸的字线2，具体可以包括如下的步骤：
S210：于沟道区13靠近第一掺杂区11的部分侧壁上形成第一字线21。
S220：于沟道区13靠近第二掺杂区12的部分侧壁上形成第二字线22。
结合图4中的(a)图、图4中的(b)图及图4中的(c)图可以理解，在一些实施例中，沟道区13可以具体包括：靠近第一掺杂区11并与第一掺杂区11相连接的第一沟道131，以及位于第一沟道131与第二掺杂区12之间并与第二掺杂区12相连接的第二沟道132。
在一些实施例中，步骤S210于沟道区13靠近第一掺杂区11的部分侧壁表面形成第一字线21，具体可以包括如下的步骤：
于第一沟道131的第一侧侧壁上形成第一字线21；其中，靠近第一侧侧壁的部分第一沟道131可响应于第一字线21的电信号形成第一反型层141。
在一些实施例中，步骤S220于沟道区13靠近第二掺杂区12的部分侧壁上形成第二字线22，具体可以包括如下的步骤：
于第二沟道132的第二侧侧壁上形成第二字线22；其中，靠近第二侧侧壁的部分第二沟道132可响应于第二字线22的电信号形成第二反型层142。
需要说明的是，在上述实施例提供的半导体结构的制备方法中，第一沟道131与第二沟道132可以无交叠。
结合图4中的(b)图及图4中的(c)图可以理解，在一些实施例中，在步骤S200于相邻半导体柱1的间隔内形成沿第二方向延伸的字线2之前，该半导体结构的制备方法还可以包括如下的步骤：
于第一沟道131与第二沟道132之间形成隔离沟道133；其中，隔离沟道133的延伸方向平行于第一方向（例如为X方向）或与第一方向（例如为X方向）相交。
作为示例，可以通过对半导体柱1的预设区域进行离子注入的方式，于该预设区域形成隔离沟道133，以使得第一沟道131和第二沟道132分别位于隔离沟道133的两侧。隔离沟道133可以在第一沟道131与第二沟道132之间起到隔离作用。
在一些实施例中，在步骤S200于相邻半导体柱1的间隔内形成沿第二方向延伸的字线2之前，该半导体结构的制备方法还可以包括如下的步骤：形成覆盖半导体柱1在第一方向（例如为X方向）上的侧壁上形成栅介质层。
本申请对于形成栅介质层的方式并不做具体限定。作为示例，可以采用但不限于原子层沉积工艺、化学气相沉积工艺或快速热氧化（Rapid Thermal Oxidation，简称RTO）工艺等方式在半导体柱1的侧壁上形成栅介质层。
步骤S200可以在形成覆盖半导体柱1侧壁的栅介质层之后执行。作为示例，字线2可以形成于栅介质层背离半导体柱1的侧壁上。
结合图1至图2可以理解，在一些实施例中，该半导体结构的制备方法还可以包括如下的步骤：
形成多个沿第一方向（例如为X方向）延伸且间隔排布的位线3；其中，位线3形成于对应行半导体柱1的底面并连接半导体柱1。
本申请对于形成位线3的方式并不做具体限定。作为示例，可以采用但不限于片上异构集成（Heterogeneous Integration Technology On Chip，简称HITOC）工艺在半导体柱1的底面形成位线3。
在一些实施例中，该半导体结构的制备方法还可以包括如下的步骤：于相邻半导体柱1之间的间隔内形成隔离结构5。示例的，隔离结构5还可以覆盖字线2。
本申请对于形成隔离结构5的方式并不做具体限定。作为示例，可以采用但不限于物理气相沉积（Physical Vapor Deposition，简称PVD）工艺、化学气相沉积（ChemicalVapor Deposition，简称CVD）工艺或原子层沉积（Atomic Layer Deposition，简称ALD）工艺等方式形成隔离结构5。
应该理解的是，虽然图6和图7的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图6和图7中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
需要注意的是，本申请实施例提供的半导体结构的制备方法，均可用于制备得到对应的半导体结构，故而上述方法实施例与上述结构实施例之间的技术特征，在不产生冲突的前提下可以相互替换及补充，以使得本领域技术人员能够获悉本申请的技术内容。
再一方面，本申请还根据一些实施例，提供一种侧栅晶体管器件。
请参阅图8，在一些实施例中，该侧栅晶体管器件具体可以包括：至少两个侧栅晶体管。
其中，侧栅晶体管具体可以包括包括：半导体柱1以及分别位于半导体柱第一方向（例如为X方向）上相对两侧的第一栅极G1和第二栅极G2。
其中，第一栅极G1与第二栅极G2在半导体柱1的延伸方向（例如为Z方向）上错位设置，且在第一方向（例如为X方向）上相邻的侧栅晶体管共用同一第一栅极G1或第二栅极G2。
在上述实施例提供的侧栅晶体管器件中，第一栅极G1和第二栅极G2在半导体柱1的延伸方向上错位设置，且相邻的侧栅晶体管共用同一第一栅极G1或第二栅极G2，可以使得第一栅极G1和第二栅极G2能够共同构成对应侧栅晶体管的控制栅极。如此，能够减少相邻半导体柱1之间的空间，从而最大程度地缩小侧栅晶体管器件的体积。此外，相邻侧栅晶体管共用同一第一栅极G1或第二栅极G2的设置方式还可以使得侧栅晶体管器件的内部布局更加合理，从而有效提升侧栅晶体管器件的存储密度。
请结合图8理解，在上述实施例提供的侧栅晶体管器件中，第一栅极G1和第二栅极G2可以共同构成对应侧栅晶体管的控制栅极：
例如，在图8所示出的侧栅晶体管器件中，当对侧栅晶体管Tr2两侧的第一栅极G1及第二栅极G2施加电压时，侧栅晶体管Tr2被打开；若仅对第一栅极G1或第二栅极G2施加电压，侧栅晶体管Tr2则保持关闭状态。
需要说明的是，由于第一栅极G1和第二栅极G2共同构成对应侧栅晶体管的控制栅极，当侧栅晶体管Tr2被打开时，位于侧栅晶体管Tr2两侧的侧栅晶体管Tr1和侧栅晶体管Tr3并不会收到干扰，能够保持关闭状态。
请结合图8理解，在上述实施例提供的侧栅晶体管器件中，在第一方向（例如为X方向）上相邻的侧栅晶体管可以共用同一第一栅极G1或第二栅极G2：
例如，在图8所示出的侧栅晶体管器件中，侧栅晶体管Tr1和侧栅晶体管Tr2可以共用位于侧栅晶体管Tr2左侧的第二栅极G2；侧栅晶体管Tr2和侧栅晶体管Tr3则可以共用位于侧栅晶体管Tr2右侧的第一栅极G1。
针对于本申请提供的侧栅晶体管器件性能的可行性，可以通过半导体工艺模拟以及器件模拟工具（Technology Computer Aided Design，简称TCAD）仿真验证本申请提供的侧栅晶体管器件确实可行。
如图9所示，Vg指的是施加于第一栅极G1和/或第二栅极G2的电压；IDS指的是流经侧栅晶体管Tr2的电流。如图9中的L1所示，在侧栅晶体管Tr2中，若打开（Sweep）半导体柱1两侧的第一栅极G1和第二栅极G2时，IDS（Vg=2V时）>2.5e-6A，满足侧栅晶体管的基本性能。如图9中的L2所示，在侧栅晶体管Tr2中，若仅打开第一栅极G1或仅打开第二栅极G2时，IDS可以保持低于0.5e-15A。
由此可见，在上述实施例提供的侧栅晶体管器件中，仅打开第一栅极G1或仅打开第二栅极G2并不足以打开对应的侧栅晶体管，有利于减少相邻侧栅晶体管之间的干扰，从而能够降低寄生电容对侧栅晶体管器件的充放电速度产生影响，提升侧栅晶体管器件的存储速度。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (13)
1.一种半导体结构，其特征在于，包括：
衬底；
多个沿第一方向排列呈行且间隔排布的半导体柱；所述半导体柱包括：沟道区以及沿所述半导体柱的延伸方向分别设置于所述沟道区上下两端的第一掺杂区和第二掺杂区；
多个沿第二方向延伸且间隔排布的字线，所述第二方向与所述第一方向相交；
其中，多个所述字线与多个所述半导体柱在所述第一方向上交替排列，且位于同一个所述半导体柱两侧的两个所述字线在所述半导体柱的延伸方向上错位设置，并共同构成对应所述半导体柱的控制字线；位于同一个所述半导体柱两侧的两个所述字线分别位于所述沟道区的侧壁上，且两个所述字线在所述沟道区向所述衬底方向的投影无交叠；
位于同一个所述半导体柱两侧的两个所述字线分别为第一字线和第二字线；所述沟道区包括：
第一沟道，靠近所述第一掺杂区或者至少部分与所述第一掺杂区相连接；所述第一字线位于所述第一沟道的第一侧侧壁上，且靠近所述第一侧侧壁的部分所述第一沟道可响应于所述第一字线的电信号形成第一反型层；
第二沟道，靠近所述第二掺杂区或者至少部分与所述第二掺杂区相连接；所述第二字线位于所述第一沟道的第二侧侧壁上，且靠近所述第二侧侧壁的部分所述第二沟道可响应于所述第二字线的电信号形成第二反型层；所述第二沟道与所述第一沟道无交叠；
隔离沟道，位于所述第一沟道与所述第二沟道之间，用于隔离所述第一反型层和所述第二反型层。
2.根据权利要求1所述的半导体结构，其特征在于，位于同一个所述半导体柱两侧的两个所述字线在所述沟道区的相邻向所述衬底方向的投影边线之间具有间隔。
3.根据权利要求1所述的半导体结构，其特征在于，所述隔离沟道的延伸方向平行于所述第一方向。
4.根据权利要求3所述的半导体结构，其特征在于，所述隔离沟道位于所述第一字线在所述沟道区向所述衬底方向的投影与所述第二字线在所述沟道区向所述衬底方向的投影之间。
5.根据权利要求3所述的半导体结构，其特征在于，所述隔离沟道与所述第一字线在所述沟道区的向所述衬底方向的投影和/或所述第二字线在所述沟道区向所述衬底方向的投影存在交叠部分。
6.根据权利要求1所述的半导体结构，其特征在于，所述隔离沟道的延伸方向与所述第一方向相交。
7.根据权利要求6所述的半导体结构，其特征在于，所述隔离沟道包括在其延伸方向上相对设置的第一侧端面和第二侧端面；其中，
所述第一侧端面位于所述第一沟道靠近所述第二沟道的一侧，且所述第一侧端面位于所述第一字线在所述沟道区向所述衬底方向的投影范围外；
所述第二侧端面位于所述第二沟道靠近所述第一沟道的一侧，且所述第二侧端面位于所述第二字线在所述沟道区向所述衬底方向的投影范围外。
8.根据权利要求1所述的半导体结构，其特征在于，所述第一沟道所在半导体柱的掺杂类型、所述第二沟道所在半导体柱的掺杂类型及所述隔离沟道所在半导体柱的掺杂类型相同；其中，所述隔离沟道所在半导体柱的掺杂浓度小于所述第一沟道所在半导体柱的掺杂浓度以及小于所述第二沟道所在半导体柱的掺杂浓度。
9.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
多个沿所述第一方向延伸且间隔排布的位线，位于对应行所述半导体柱的底面并连接所述半导体柱。
10.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
栅介质层，覆盖所述半导体柱的侧壁且位于所述半导体柱与所述字线之间。
11.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括：
隔离结构，位于相邻所述半导体柱之间的间隔内且覆盖所述字线。
12.一种半导体结构的制备方法，其特征在于，包括：
形成沿第一方向排列呈行且间隔排布的多个半导体柱；
于相邻所述半导体柱的间隔内形成沿第二方向延伸的字线，所述第二方向与所述第一方向相交；
其中，多个所述字线与多个所述半导体柱在所述第一方向上交替排列，且位于同一个所述半导体柱两侧的两个所述字线在所述半导体柱的延伸方向上错位设置，并共同构成对应所述半导体柱的控制字线；
所述半导体柱包括：沟道区以及沿所述延伸方向分别设置于所述沟道区上下两端的第一掺杂区和第二掺杂区；位于同一个所述半导体柱两侧的两个所述字线分别为第一字线和第二字线；
所述于相邻所述半导体柱的间隔内形成沿第二方向延伸的字线，包括：
于所述沟道区靠近所述第一掺杂区的部分侧壁上形成所述第一字线；
于所述沟道区靠近所述第二掺杂区的部分侧壁上形成所述第二字线；
所述沟道区包括：靠近所述第一掺杂区并与所述第一掺杂区相连接的第一沟道，以及位于所述第一沟道与所述第二掺杂区之间并与所述第二掺杂区相连接的第二沟道；所述第二沟道与所述第一沟道无交叠；
所述于所述沟道区靠近所述第一掺杂区的部分侧壁表面形成所述第一字线，包括：于所述第一沟道的第一侧侧壁上形成所述第一字线；其中，靠近所述第一侧侧壁的部分所述第一沟道可响应于所述第一字线的电信号形成第一反型层；
所述于所述沟道区靠近所述第二掺杂区的部分侧壁上形成所述第二字线，包括：于所述第二沟道的第二侧侧壁上形成所述第二字线；其中，靠近所述第二侧侧壁的部分所述第二沟道可响应于所述第二字线的电信号形成第二反型层；
所述于相邻所述半导体柱的间隔内形成沿第二方向延伸的字线之前，所述制备方法还包括：
于所述第一沟道与所述第二沟道之间形成隔离沟道；其中，所述隔离沟道的延伸方向平行于所述第一方向或与所述第一方向相交。
13.根据权利要求12中任一项所述的半导体结构的制备方法，其特征在于，所述制备方法还包括：形成多个沿所述第一方向延伸且间隔排布的位线；
其中，所述位线形成于对应行所述半导体柱的底面并连接所述半导体柱。
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