JPH0645437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0645437A JPH0645437A JP21851192A JP21851192A JPH0645437A JP H0645437 A JPH0645437 A JP H0645437A JP 21851192 A JP21851192 A JP 21851192A JP 21851192 A JP21851192 A JP 21851192A JP H0645437 A JPH0645437 A JP H0645437A
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- semiconductor
- semiconductor chip
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Abstract
(57)【要約】
【目的】 半導体チップとアライメントマークとの間隙
から配線層が剥離するのを防止して、信頼性の高い半導
体装置を製造する。 【構成】 配線層であるＡｌ膜１６のパターニングに際
して、配線及パッドのパターンのみならず、半導体チッ
プ１３とスクライブライン１２中のアライメントマーク
１５との間隙１４の全面にもＡｌ膜１６を残す。また、
パッドを露出させるためのオーバコート膜２１のパター
ニングに際しても、間隙１４の全面にもオーバコート膜
２１を残す。このため、間隙１４からＡｌ膜１６が剥離
するのを防止することができ、剥離したＡｌ膜１６が半
導体チップ１３上に飛散して付着することがない。
から配線層が剥離するのを防止して、信頼性の高い半導
体装置を製造する。 【構成】 配線層であるＡｌ膜１６のパターニングに際
して、配線及パッドのパターンのみならず、半導体チッ
プ１３とスクライブライン１２中のアライメントマーク
１５との間隙１４の全面にもＡｌ膜１６を残す。また、
パッドを露出させるためのオーバコート膜２１のパター
ニングに際しても、間隙１４の全面にもオーバコート膜
２１を残す。このため、間隙１４からＡｌ膜１６が剥離
するのを防止することができ、剥離したＡｌ膜１６が半
導体チップ１３上に飛散して付着することがない。
Description
【０００１】
【産業上の利用分野】本発明は、スクライブラインに沿
って半導体ウェハをダイシングする半導体装置の製造方
法に関するものである。
って半導体ウェハをダイシングする半導体装置の製造方
法に関するものである。
【０００２】
【従来の技術】半導体装置の製造に際しては、半導体ウ
ェハに多数の素子を形成した後、スクライブラインに沿
って半導体ウェハを半導体チップに分割するダイシング
を行う。一方、スクライブラインは最終製品には不要な
領域であるので、このスクライブライン中にマスク合わ
せのためのアライメントマークを形成するのが一般的で
ある。
ェハに多数の素子を形成した後、スクライブラインに沿
って半導体ウェハを半導体チップに分割するダイシング
を行う。一方、スクライブラインは最終製品には不要な
領域であるので、このスクライブライン中にマスク合わ
せのためのアライメントマークを形成するのが一般的で
ある。
【０００３】図３、４は、この様な半導体装置の製造方
法の一従来例を示している。図３（ａ）の状態に至るま
での工程で、図４にも示す様に、半導体ウェハ１１にス
クライブライン１２が形成されており、このスクライブ
ライン１２によって半導体チップ１３同士が分離される
と共に、間隙１４によって半導体チップ１３から分離さ
れているアライメントマーク１５がスクライブライン１
２中に形成されている。
法の一従来例を示している。図３（ａ）の状態に至るま
での工程で、図４にも示す様に、半導体ウェハ１１にス
クライブライン１２が形成されており、このスクライブ
ライン１２によって半導体チップ１３同士が分離される
と共に、間隙１４によって半導体チップ１３から分離さ
れているアライメントマーク１５がスクライブライン１
２中に形成されている。
【０００４】一従来例では、この状態から、図３（ａ）
に示す様に、半導体ウェハ１１の全面にＡｌ膜１６を形
成し、図３（ｂ）に示す様に、Ａｌ膜１６上に塗布した
レジスト１７のうちで配線やパッド上の部分を残すパタ
ーニングを行う。そして、図３（ｃ）に示す様に、レジ
スト１７をマスクにしたＲＩＥでＡｌ膜１６を異方性エ
ッチングして、配線やパッド（図示せず）を形成する。
その後、レジスト１７を除去する。
に示す様に、半導体ウェハ１１の全面にＡｌ膜１６を形
成し、図３（ｂ）に示す様に、Ａｌ膜１６上に塗布した
レジスト１７のうちで配線やパッド上の部分を残すパタ
ーニングを行う。そして、図３（ｃ）に示す様に、レジ
スト１７をマスクにしたＲＩＥでＡｌ膜１６を異方性エ
ッチングして、配線やパッド（図示せず）を形成する。
その後、レジスト１７を除去する。
【０００５】次に、図３（ｄ）に示す様に、オーバコー
ト膜２１とレジスト２２とを順次に全面に形成し、レジ
スト２２のうちでＡｌ膜１６から成るパッド及び間隙１
４上の部分を除去するパターニングを行う。そして、図
３（ｅ）に示す様に、レジスト２２をマスクにしたＲＩ
Ｅでオーバコート膜２１を異方性エッチングして、パッ
ドを露出させると共に間隙１４のオーバコート膜２１を
除去する。その後、レジスト２２を除去する。
ト膜２１とレジスト２２とを順次に全面に形成し、レジ
スト２２のうちでＡｌ膜１６から成るパッド及び間隙１
４上の部分を除去するパターニングを行う。そして、図
３（ｅ）に示す様に、レジスト２２をマスクにしたＲＩ
Ｅでオーバコート膜２１を異方性エッチングして、パッ
ドを露出させると共に間隙１４のオーバコート膜２１を
除去する。その後、レジスト２２を除去する。
【０００６】
【発明が解決しようとする課題】ところで、高集積化の
ために半導体装置が立体化されてきているので、半導体
チップ１３の端縁とスクライブライン１２との垂直段差
が大きくなってきている。また、間隙１４の幅は数μｍ
と狭い。このため、後のダイシングのために間隙１４の
Ａｌ膜１６は上述の様に総て除去しようとはしている
が、アスペクト比の大きい間隙１４の深い部分にレジス
ト１７が残ったり、Ａｌ膜１６に対するエッチング不足
が生じたりして、実際には、図３（ｃ）に示した様に、
Ａｌ膜１６の細片が残る。
ために半導体装置が立体化されてきているので、半導体
チップ１３の端縁とスクライブライン１２との垂直段差
が大きくなってきている。また、間隙１４の幅は数μｍ
と狭い。このため、後のダイシングのために間隙１４の
Ａｌ膜１６は上述の様に総て除去しようとはしている
が、アスペクト比の大きい間隙１４の深い部分にレジス
ト１７が残ったり、Ａｌ膜１６に対するエッチング不足
が生じたりして、実際には、図３（ｃ）に示した様に、
Ａｌ膜１６の細片が残る。
【０００７】一方、図３（ｄ）（ｅ）の工程で間隙１４
のオーバコート膜２１も除去しているが、この時のＲＩ
Ｅで半導体ウェハ１１に掘れ部２３が生ずる。このた
め、間隙１４に残っていたＡｌ膜１６の細片がリフトオ
フされ、このＡｌ膜１６が半導体チップ１３上に飛散し
て付着する。
のオーバコート膜２１も除去しているが、この時のＲＩ
Ｅで半導体ウェハ１１に掘れ部２３が生ずる。このた
め、間隙１４に残っていたＡｌ膜１６の細片がリフトオ
フされ、このＡｌ膜１６が半導体チップ１３上に飛散し
て付着する。
【０００８】また、掘れ部２３によるリフトオフのみな
らず、レジスト１７の除去時やパターニングしたＡｌ膜
１６のシンタ時にも、間隙１４に残っていたＡｌ膜１６
の細片が剥離し、このＡｌ膜１６が半導体チップ１３上
に飛散して付着する。これらの結果、半導体装置の動作
不良を生ずる。従って、図３、４に示した一従来例で
は、信頼性の高い半導体装置を製造することができなか
った。
らず、レジスト１７の除去時やパターニングしたＡｌ膜
１６のシンタ時にも、間隙１４に残っていたＡｌ膜１６
の細片が剥離し、このＡｌ膜１６が半導体チップ１３上
に飛散して付着する。これらの結果、半導体装置の動作
不良を生ずる。従って、図３、４に示した一従来例で
は、信頼性の高い半導体装置を製造することができなか
った。
【０００９】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、複数の半導体チップ１３同士を分離する
と共にアライメントマーク１５を有しているスクライブ
ライン１２が形成されている半導体ウェハ１１上で、前
記半導体チップ１３と前記アライメントマーク１５との
間隙１４を含むパターンに配線層１６を加工する工程
と、前記間隙１４における前記配線層１６を含むパター
ンにオーバコート膜２１を加工する工程と、前記オーバ
コート膜２１に対する前記加工の後に、前記スクライブ
ライン１２に沿って前記半導体ウェハ１１を前記半導体
チップ１３に分割する工程とを有している。
の製造方法は、複数の半導体チップ１３同士を分離する
と共にアライメントマーク１５を有しているスクライブ
ライン１２が形成されている半導体ウェハ１１上で、前
記半導体チップ１３と前記アライメントマーク１５との
間隙１４を含むパターンに配線層１６を加工する工程
と、前記間隙１４における前記配線層１６を含むパター
ンにオーバコート膜２１を加工する工程と、前記オーバ
コート膜２１に対する前記加工の後に、前記スクライブ
ライン１２に沿って前記半導体ウェハ１１を前記半導体
チップ１３に分割する工程とを有している。
【００１０】
【作用】本発明による半導体装置の製造方法では、半導
体チップ１３とアライメントマーク１５との間隙１４の
全面に配線層１６及びオーバコート膜２１を残している
ので、間隙１４に配線層１６の細片が形成されたり、間
隙１４の配線層１６が露出したりすることがない。従っ
て、配線層１６やオーバコート膜２１の加工後に半導体
チップ１３とアライメントマーク１５との間隙１４から
配線層１６が剥離するのを防止することができる。
体チップ１３とアライメントマーク１５との間隙１４の
全面に配線層１６及びオーバコート膜２１を残している
ので、間隙１４に配線層１６の細片が形成されたり、間
隙１４の配線層１６が露出したりすることがない。従っ
て、配線層１６やオーバコート膜２１の加工後に半導体
チップ１３とアライメントマーク１５との間隙１４から
配線層１６が剥離するのを防止することができる。
【００１１】
【実施例】以下、本発明の一実施例を、図１、２を参照
しながら説明する。なお、図３、４に示した一従来例と
対応する構成部分には、同一の符号を付してある。
しながら説明する。なお、図３、４に示した一従来例と
対応する構成部分には、同一の符号を付してある。
【００１２】本実施例でも、図１（ａ）に示す様に、半
導体ウェハ１１の全面にＡｌ膜１６を形成するまでは、
上述の一従来例と実質的に同様の工程を実行する。その
後、図１（ｂ）に示す様にＡｌ膜１６上でレジスト１７
をパターニングするが、本実施例では、配線やパッドの
みならず間隙１４上の部分のレジスト１７も残す。
導体ウェハ１１の全面にＡｌ膜１６を形成するまでは、
上述の一従来例と実質的に同様の工程を実行する。その
後、図１（ｂ）に示す様にＡｌ膜１６上でレジスト１７
をパターニングするが、本実施例では、配線やパッドの
みならず間隙１４上の部分のレジスト１７も残す。
【００１３】次に、図１（ｃ）に示す様に、レジスト１
７をマスクにしたＲＩＥでＡｌ膜１６を異方性エッチン
グする。従って、図２にも示す様に、配線やパッドのパ
ターンのみならず半導体チップ１３とアライメントマー
ク１５との間隙１４にもＡｌ膜１６が残る。その後、レ
ジスト１７を除去する。
７をマスクにしたＲＩＥでＡｌ膜１６を異方性エッチン
グする。従って、図２にも示す様に、配線やパッドのパ
ターンのみならず半導体チップ１３とアライメントマー
ク１５との間隙１４にもＡｌ膜１６が残る。その後、レ
ジスト１７を除去する。
【００１４】次に、図１（ｄ）に示す様に、オーバコー
ト膜２１とレジスト２２とを順次に全面に形成し、レジ
スト２２のうちでＡｌ膜１６から成るパッド（図示せ
ず）上の部分のみを除去するパターニングを行う。従っ
て、既述の一従来例の様には、レジスト２２のうちの間
隙１４上の部分は除去しない。
ト膜２１とレジスト２２とを順次に全面に形成し、レジ
スト２２のうちでＡｌ膜１６から成るパッド（図示せ
ず）上の部分のみを除去するパターニングを行う。従っ
て、既述の一従来例の様には、レジスト２２のうちの間
隙１４上の部分は除去しない。
【００１５】次に、レジスト２２をマスクにしたＲＩＥ
でオーバコート膜２１を異方性エッチングして、パッド
を露出させてから、図１（ｅ）に示す様に、レジスト２
２を除去する。その後、スクライブライン１２に沿って
ダイシングを行って、半導体ウェハ１１を半導体チップ
１３に分割する。
でオーバコート膜２１を異方性エッチングして、パッド
を露出させてから、図１（ｅ）に示す様に、レジスト２
２を除去する。その後、スクライブライン１２に沿って
ダイシングを行って、半導体ウェハ１１を半導体チップ
１３に分割する。
【００１６】以上の様な実施例では、間隙１４の全面に
Ａｌ膜１６を残しているので、図３（ｃ）〜（ｅ）に示
した様に間隙１４にＡｌ膜１６の細片が残っている場合
に比べて、Ａｌ膜１６のパターニング後におけるレジス
ト１７の除去時やパターニングしたＡｌ膜１６のシンタ
時に、間隙１４からＡｌ膜１６が剥離しにくい。
Ａｌ膜１６を残しているので、図３（ｃ）〜（ｅ）に示
した様に間隙１４にＡｌ膜１６の細片が残っている場合
に比べて、Ａｌ膜１６のパターニング後におけるレジス
ト１７の除去時やパターニングしたＡｌ膜１６のシンタ
時に、間隙１４からＡｌ膜１６が剥離しにくい。
【００１７】また、Ａｌ膜１６のみならずオーバコート
膜２１も間隙１４の全面に残しており、間隙１４上のオ
ーバコート膜２１をエッチングしていないので、図３
（ｅ）に示した様に半導体ウェハ１１に掘れ部２３が生
ずることがないのみならず、間隙１４に残したＡｌ膜１
６がオーバコート膜２１によって固定されている。この
ため、間隙１４からＡｌ膜１６がリフトオフされること
もない。
膜２１も間隙１４の全面に残しており、間隙１４上のオ
ーバコート膜２１をエッチングしていないので、図３
（ｅ）に示した様に半導体ウェハ１１に掘れ部２３が生
ずることがないのみならず、間隙１４に残したＡｌ膜１
６がオーバコート膜２１によって固定されている。この
ため、間隙１４からＡｌ膜１６がリフトオフされること
もない。
【００１８】従って、間隙１４から剥離したＡｌ膜１６
が半導体チップ１３上に飛散して付着することがなく、
信頼性の高い半導体装置を製造することができる。な
お、間隙１４に残したＡｌ膜１６及びオーバコート膜２
１は、スクライブライン１２の全体に対して範囲が限定
されているので、その後のダイシングに影響を与えるこ
とはない。
が半導体チップ１３上に飛散して付着することがなく、
信頼性の高い半導体装置を製造することができる。な
お、間隙１４に残したＡｌ膜１６及びオーバコート膜２
１は、スクライブライン１２の全体に対して範囲が限定
されているので、その後のダイシングに影響を与えるこ
とはない。
【００１９】
【発明の効果】本発明による半導体装置の製造方法で
は、配線層やオーバコート膜の加工後に半導体チップと
アライメントマークとの間隙から配線層が剥離するのを
防止することができるので、剥離した配線層が半導体チ
ップ上に飛散して付着することがなく、信頼性の高い半
導体装置を製造することができる。
は、配線層やオーバコート膜の加工後に半導体チップと
アライメントマークとの間隙から配線層が剥離するのを
防止することができるので、剥離した配線層が半導体チ
ップ上に飛散して付着することがなく、信頼性の高い半
導体装置を製造することができる。
【図１】本発明の一実施例を工程順に示しており、図２
のＩ−Ｉ線に沿う位置における拡大側断面図である。
のＩ−Ｉ線に沿う位置における拡大側断面図である。
【図２】一実施例で製造した半導体装置の平面図であ
る。
る。
【図３】本発明の一従来例を工程順に示しており、図４
のＩＩＩ−ＩＩＩ線に沿う位置における拡大側断面図で
ある。
のＩＩＩ−ＩＩＩ線に沿う位置における拡大側断面図で
ある。
【図４】一従来例で製造した半導体装置の平面図であ
る。
る。
１１ 半導体ウェハ １２ スクライブライン １３ 半導体チップ １４ 間隙 １５ アライメントマーク １６ Ａｌ膜 ２１ オーバコート膜
Claims (1)
- 【請求項１】 複数の半導体チップ同士を分離すると共
にアライメントマークを有しているスクライブラインが
形成されている半導体ウェハ上で、前記半導体チップと
前記アライメントマークとの間隙を含むパターンに配線
層を加工する工程と、 前記間隙における前記配線層を含むパターンにオーバコ
ート膜を加工する工程と、 前記オーバコート膜に対する前記加工の後に、前記スク
ライブラインに沿って前記半導体ウェハを前記半導体チ
ップに分割する工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21851192A JPH0645437A (ja) | 1992-07-24 | 1992-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21851192A JPH0645437A (ja) | 1992-07-24 | 1992-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645437A true JPH0645437A (ja) | 1994-02-18 |
Family
ID=16721076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21851192A Pending JPH0645437A (ja) | 1992-07-24 | 1992-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645437A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081040A (en) * | 1997-03-17 | 2000-06-27 | Denso Corporation | Semiconductor device having alignment mark |
| JP2003282484A (ja) * | 2002-03-25 | 2003-10-03 | Seiko Instruments Inc | 半導体装置の製造方法 |
| CN100378982C (zh) * | 2003-09-30 | 2008-04-02 | 株式会社东芝 | 利用多层布线防止低介电常数膜剥离的半导体器件 |
| US7459768B2 (en) | 2003-12-24 | 2008-12-02 | Elpida Memory, Inc. | Semiconductor wafer and dicing method |
| KR100924215B1 (ko) * | 2006-12-28 | 2009-10-29 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
-
1992
- 1992-07-24 JP JP21851192A patent/JPH0645437A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081040A (en) * | 1997-03-17 | 2000-06-27 | Denso Corporation | Semiconductor device having alignment mark |
| JP2003282484A (ja) * | 2002-03-25 | 2003-10-03 | Seiko Instruments Inc | 半導体装置の製造方法 |
| CN100378982C (zh) * | 2003-09-30 | 2008-04-02 | 株式会社东芝 | 利用多层布线防止低介电常数膜剥离的半导体器件 |
| US7459768B2 (en) | 2003-12-24 | 2008-12-02 | Elpida Memory, Inc. | Semiconductor wafer and dicing method |
| KR100924215B1 (ko) * | 2006-12-28 | 2009-10-29 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
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