KR100924215B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 기판의 스크라이브 레인(Scribe lane) 영역에 경계 패턴 또는 오버레이 패드를 형성한 후 상기 패턴들 상부에 박막을 형성하고 후속 공정으로 열처리 또는 식각 공정을 진행하면서 박막이 손상되고 박막이 패턴으로부터 떨어져 일어나는 필링(Peeling) 문제를 해결하기 위하여, 패턴의 표면에 소정의 각도를 갖고 리세스된 라인형 홈을 형성하고 상기 홈에 박막 물질을 매립하여 쐐기형 걸쇠를 형성함과 동시에 상기 쐐기형 걸쇠에 걸린 형태로 박막을 형성함으로써 박막이 일어나는 현상을 방지하고 반도체 소자의 불량 발생을 방지하는 발명에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 평면 사진.
도 2는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도.
도 3은 '도 2'의 XX'방향에 따른 단면을 도시한 단면도.
도 4는 '도 2'의 YY'방향에 따른 단면을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판
20, 120 : 하부 물질층
30, 130 : 패턴
40, 140 : 박막
150 : 쐐기형 걸쇠
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 기판의 스크라이브 레인(Scribe lane) 영역에 경계 패턴 또는 오버레이 패드를 형성한 후 상기 패턴들 상부에 박막을 형성하고 후속 공정으로 열처리 또는 식각 공정을 진행하면서 박막이 손상되고 박막이 패턴으로부터 떨어져 일어나는 필링(Peeling) 문제를 해결하기 위하여, 패턴의 표면에 소정의 각도를 갖고 리세스된 라인형 홈을 형성하고 상기 홈에 박막 물질을 매립하여 쐐기형 걸쇠를 형성함과 동시에 상기 쐐기형 걸쇠에 걸린 형태로 박막을 형성함으로써 박막이 일어나는 현상을 방지하고 반도체 소자의 불량 발생을 방지하는 발명에 관한 것이다.
반도체 소자에 있어서 스크라이브 레인(Scribe Lane) 영역에 형성되는 패턴은 셀 영역에 형성되는 패턴들 보다 그 크기가 비교적 크게 형성된다. 따라서 각 패턴에 의해 형성되는 단차도 높아지게 된다. 또한, 반도체 소자가 고집적화되면서 다양한 종류의 박막이 반도체 소자의 형성 공정에 이용되고 있다. 박막은 반도체 기판에 형성되는 다양한 패턴의 표면에 형성된다.
특히 반도체 칩과 칩사이의 경계를 나타내기 위하여 스크라이브 레인에 형성하는 경계 패턴 또는 오버레이 패드는 높은 단차를 갖는 패턴인데, 상기 패턴들을 형성한 후 금속 재질의 박막을 전체 표면에 형성한 후, 후속 공정으로 습식 또는 건식식각 공정이나 열처리 공정이 수행될 경우, 상기 박막들은 스트레스를 받아 변형되고 손상되어 패턴들로부터 떨어져 나오는 현상이 발생한다.
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 평면 사진이다.
도 1을 참조하면, 반도체 기판(10) 상부에 하부 물질층(20)이 형성되고 하부 물질층(20) 상부에 고단차를 갖는 패턴(30)이 형성된다. 다음에는 패턴(30)의 측벽에 박막(40)을 형성한다.
여기서, 패턴(30)은 높은 단차를 형성하고 있으므로 그 측벽에 증착 공정으 로 형성되는 박막(40)은 그 결합력이 상대적으로 약해지게 된다. 이러한 상태의 박막(40)에는 후속의 공정이 진행되면서 열적 팽창 및 수축 작용이 발생할 수 있고, 식각 공정에서 사용되는 식각 용액이 침투하여 박막(40)이 손상되어 사진에서 보이는 바와 같이 필링(Peeling) 현상이 발생할 수 있다.
상술한 바와 같이, 경계 패턴 또는 오버레이 패드와 같이 높은 단차를 갖는 반도체 소자가 형성될 경우 후속 공정에서 패턴 표면에 형성되는 단차들이 손상되는 문제가 발생할 수 있다. 이렇게 손상된 박막은 패턴으로부터 떨어져 나와 셀 영역에 결함으로 작용할 수 있다. 이러한 문제는 반도체 소자의 형성 수율을 감소시키고, 반도체 소자의 신뢰성을 저하시키는 문제가 된다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 패턴의 표면에 소정의 각도를 갖고 리세스된 라인형 홈을 형성하고 상기 홈에 박막 물질을 매립하여 쐐기형 걸쇠를 형성함과 동시에 패턴의 표면에 박막을 형성함으로써, 박막이 쐐기형 걸쇠에 걸린 형태로 되어 박막이 일어나는 현상이 방지되고 반도체 소자의 불량 발생을 방지하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판 상에 패턴을 형성하되, 상기 패턴의 측벽에 기울어진 형태의 쐐기형 홈을 형성하는 단계 및
상기 패턴의 표면에 박막을 형성하되, 상기 홈에 박막 물질을 매립하여 쐐기 형 걸쇠를 형성시키는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 패턴은 스크라이브 레인 영역에 형성되는 경계선 패턴 또는 오버레이 패드인 것을 특징으로 하고, 상기 홈은 상기 패턴 하나의 면에 복수개로 형성하는 것을 특징으로 하고, 상기 홈은 상기 패턴의 표면을 기준으로 20 ~70°의 각도를 갖고 리세스 된 것을 특징으로 하고, 상기 홈의 선폭은 상기 박막의 두께의 0.5 ~ 2배로 형성하는 것을 특징으로 하고, 상기 홈의 선폭은 10 ~ 300nm의 두께로 형성하는 것을 특징으로 하고, 상기 홈의 길이는 1 ~ 10㎛ 로 형성하는 것을 특징으로 하고, 상기 홈 형성 후 박막을 형성하기 전에 반도체 기판 전면에 접착제를 도포하는 단계를 더 포함하는 것을 특징으로 하고, 상기 홈은 상기 반도체 기판을 기준으로 45 ~ 90°의 각도로 형성하는 것을 특징으로 하고, 상기 홈은 상기 패턴 형성과 동시에 형성되는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도이다.
도 2를 참조하면, 반도체 기판(100) 전면에 하부 물질층(120)을 형성한다. 여기서, 하부 물질층은 게이트, 비트라인 또는 캐패시터를 포함하는 층간물질을 나타낸다. 도시된 부분은 반도체 기판(100) 중에서 스크라이브 레인 영역의 일부분을 나타낸 것이다.
다음에는, 오버레이 패드 또는 경계 패턴과 같이 높은 단차를 갖는 패턴(130)을 형성한다.
그 다음에는, 후속의 박막 형성 공정에서 박막의 필링(Peeling) 현상이 발생하는 문제를 고려하여 패턴(130)의 측벽을 소정 부분 리세스(recess)하여 라인 형태의 홈을 형성한다. 이때, 홈은 한 면에 복수개로 형성하되, 바람직하게는 적어도 두 개 이상 형성하며, 표면으로부터의 각도(θ1)는 20 ~ 70°가 되도록 리세스 하여 쐐기형으로 구비되도록 하는 것이 바람직하다.
여기서, 도시된 바와 같이 그 단면이 쐐기형으로 구비되는 라인 형태의 홈은 패턴(130)의 측벽 또는 상부 면 어느 곳에든 형성할 수 있으며, 이하에서는 편의상 측벽에만 형성한 것을 도시하는 것으로 한다.
홈을 형성하는 방법은 패턴(130)을 정의하는 마스크 단계에서부터 설계하여 형성할 수 있으며, 일반적인 패턴 형성 공정을 수행한 후에 쐐기 모양으로 홈을 형성할 수 있다. 이때, 홈의 선폭은 후속에서 형성될 박막의 두께를 고려하여 0.5 ~ 2배가 되도록 형성하는 것이 바람직하다. 더 바람직하게는 홈의 선폭을 10 ~ 300nm의 두께로 형성한다. 또한, 상기 홈의 길이는 1 ~ 10㎛ 로 형성하는 것이 바람직하다.
그 다음에는, 박막 형성 공정을 수행한다. 이때, 박막의 접착성을 향상시키기 위하여 홈을 포함하는 반도체 기판(100) 전체 표면에 접착 물질을 코팅한 후에 박막 형성 공정을 수행하는 것이 바람직하다.
박막 형성 공정에서 먼저 패턴(130)에 형성된 홈에 박막 물질을 매립하여 쐐기형 걸쇠(150)를 형성하고, 박막이 쐐기형 걸쇠(150)에 걸려 있는 형태로 패턴(130)의 표면에 박막(140)을 형성한다.
그 다음에는, 후속의 공정을 진행하면서 열공정 또는 다른 식각 공정을 수행할 수 있다. 이때, 박막(140)은 쐐기형 걸쇠(150)에 걸린 형태로 형성되므로 열에의한 팽창 또는 수축 작용에 견딜 수 있으며, 쐐기형 걸쇠(150)에 의해서 패턴(130)에 접착되는 접착력이 향상되므로 식각 용액의 침투를 저하시킬 수 있다.
도 3은 '도 2'의 XX'방향에 따른 단면을 도시한 단면도이다.
도 3을 참조하면, 반도체 기판(100) 상부에 하부 물질층(120)이 구비되고 하부 물질층(120) 상부에 높은 단차를 갖는 패턴(130)이 형성된다. 패턴(130)의 측벽에는 쐐기형 걸쇠(150)에 걸린 박막(140)이 구비된다. 쐐기형 걸쇠(150)는 패턴(130)의 상부에서부터 하부 끝까지 형성되어 박막(140)을 단단하게 고정시키는 작용을 한다.
도 4는 '도 2'의 YY'방향에 따른 단면을 도시한 단면도이다.
도 4를 참조하면, 패턴(130)의 측벽에 홈을 형성하는 공정에서 라인형 홈을 반도체 기판(100)에 대하여 사선으로 배열되도록 정의한 것을 도시한 것이다.
다음에는, 사선형으로 형성된 홈에 박막 물질을 매립하여 쐐기형 걸쇠(150)를 형성한다. 이때, 반도체 기판(100)과 쐐기형 걸쇠(150)가 이루는 각(θ2)은 45 ~ 90°인 것이 바람직하다.
상술한 바와 같이, 스크라이브 레인(Scribe lane) 영역에 형성되는 경계 패턴 또는 오버레이 패드와 같이 패턴 자체적으로 높은 단차를 형성하는 구조물들에 있어서, 박막 형성 공정은 반도체 소자에 결함을 발생시키는 요인으로 작용할 수 있다. 높은 단차에 비해 상대적으로 낮은 두께로 형성되는 박막은 후속의 공정에서 쉽게 손상되어 일어나게 되는데, 이와 같은 필링(Peeling) 현상을 해결하기 위한 반도체 소자의 형성 방법이 본 발명이다. 이를 위해서는 먼저 패턴들 상부에 패턴의 표면을 기준으로 소정의 각도를 갖고 리세스된 라인형 홈을 형성하고 상기 홈에 박막 물질을 매립하여 쐐기형 걸쇠를 형성함과 동시에 상기 쐐기형 걸쇠에 걸린 형태로 박막을 형성함으로써, 박막의 접착력을 증가시키다. 따라서, 후속 공정에서 발생할 수 있는 필링 현상을 방지하고 반도체 소자의 불량 발생을 방지할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 반도체 기판 상부에 형성되는 고 단차의 패턴 표면에 패턴의 표면을 기준으로 소정의 각도를 갖고 리세스된 라인형 홈을 형성하고 상기 홈에 박막 물질을 매립하여 쐐기형 걸쇠를 형성함과 동시에 상기 쐐기형 걸쇠에 걸린 형태로 박막을 형성함으로써, 박막의 접착력을 증가시키고, 후속 공정에서 발생할 수 있는 필링 현상을 방지할 수 있다. 따라서, 필링된 박막이 셀 영역에 침투하여 반도체 소자의 불량을 유발시키는 문제를 해결할 수 있고, 반도체 소자의 공정 마진을 증가시키고 반도체 소자의 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 반도체 기판상에 패턴을 형성하되, 상기 패턴의 측벽으로부터 상기 패턴의 일부 영역이 리세스된 라인 형태의 홈을 형성하는 단계; 및
    상기 패턴의 표면에 박막을 형성하되, 상기 홈에 박막 물질을 매립하여 라인 형태의 걸쇠를 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 패턴은 스크라이브 레인 영역에 형성되는 경계선 패턴 또는 오버레이 패드인 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 홈은 상기 패턴 하나의 면에 복수개로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 홈은 상기 패턴의 표면을 기준으로 20 ~70°의 각도를 갖고 리세스 된 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 홈의 선폭은 상기 박막의 두께의 0.5 ~ 2배로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 5 항에 있어서,
    상기 홈의 선폭은 10 ~ 300nm의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 1 항에 있어서,
    상기 홈의 길이는 1 ~ 10㎛ 로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 홈은 상기 반도체 기판을 기준으로 45 ~ 90°의 각도로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 1 항에 있어서,
    상기 홈은 상기 패턴 형성과 동시에 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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* Cited by examiner, † Cited by third party
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