KR101765928B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

다이싱으로 인한 막 박리를 방지하고 비정상적인 방전을 방지하는데 적합한 반도체 소자가 제공된다. 반도체 소자는 스크라이브 영역 (003) 및 IC 영역 (004) 을 포함한다. 적어도 하나의 스크라이브 영역 (003) 에서의 층간 절연막 (002) 에 분리 홈 (007) 이 형성되고, 분리 홈 (007) 의 각 측벽 상에 플러그 금속막으로 이루어진 측벽 (011) 이 형성된다. 적어도 측벽들 (011) 을 커버하도록 패시베이션막이 형성된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}
본 발명은 다이싱으로 인한 막 박리 (film peeling) 를 방지하고 에칭하는 동안 비정상적인 방전을 억제하는데 적합한 반도체 소자에 관한 것이다.
반도체 웨이퍼를 반도체칩들로 분할하는 다이싱 기술은 반도체칩들을 생산하는데 필수적이다. 그러나, 막 박리가 때때로 다이싱의 충격 또는 다이싱 후의 반도체칩에 대한 취급으로 인해 발생한다. 도 3a 및 도 3b 는 종래의 반도체 소자에 내재된 막 박리의 문제점을 도시하고 있는 단면도이다. 도 3a 는 다이싱 전의 단면도를 도시하고 있고, 도 3b 는 다이싱 후의 단면도를 도시하고 있다. 반도체 기판 (001) 상에 성막된 층간 절연막 (002) 을 갖는 구조에서, 복수의 IC 영역들 (004) 사이의 스크라이브 영역 (scribe region) (003) 을 따라 다이싱하는 것은, 다이싱에 의해 커팅되어 제거되는 영역 (006) 과 접촉하는 반도체칩들의 각 단면으로부터 손상이 가해지게 한다. 그 후, 적층된 층간 절연막 (002) 은 도 3b 에 나타낸 바와 같이 반도체 기판 (001) 으로부터 박리되어 그 결과 막 박리부 (005) 가 IC 영역 (004) 에서조차도 출현할 수도 있다.
다이싱에 의해 야기되는 막 박리를 방지하는 방법으로서, 반도체 기판상에 성막된 막들의 물리적인 분리 방식이 제공된다 (예를 들면, 일본 공개특허공보 평01-309351 참조). 도 4a 및 도 4b 는 막 박리에 대해 조치를 취하기 위해 전술한 방법을 채용한 반도체 소자의 단면도이다. 도 4a 는 다이싱 전의 단면도를 도시하고 있고, 도 4b 는 다이싱 후의 단면도를 도시하고 있다. 스크라이브 영역 (003) 과 IC 영역들 (004) 사이의 경계 근방에서 층간 절연막 (002) 에 분리 홈 (separation groove) (007) 이 형성되어, 각각의 영역들 사이의 층간 절연막들 (002) 을 물리적으로 분리한다. 도 4b 에 도시된 바와 같이 다이싱이 수행되는 경우, 커팅되어 제거된 영역 (006) 과 접촉하는 반도체 칩들의 단면들의 근방에서의 층간 절연막들 (002) 은 손상을 입게 되어 반도체 기판 (001) 으로부터 박리되고 작은 피스 (piece) 들 (008) 로서 흩어지게 되는 반면, 층간 절연막들 (002) 을 갖지 않는 부분들을 통해서는 손상이 전해지지 않고, IC 영역들 (004) 에서 층간 절연막들 (002) 의 박리를 야기하지 않는다.
그러나, 본 출원인은, 연구를 통해, 전술한 종래 기술이 금속 플러그를 갖는 반도체 소자에 적용되는 경우, 이하의 문제가 발생함을 밝혀냈다. 도 5a 내지 도 5d 는 종래 기술과 플러그 기술이 결합되어 사용될 때 발생하는 장애를 도시하는 단면도이다. 도 5a 는 반도체 기판 (001) 상의 층간 절연막 (002) 에 분리 홈 (007) 이 형성되고, 이후 플러그 금속막 (010) 이 층간 절연막 (002) 및 반도체 기판 (001) 의 노출부 상에 성막된 단면을 도시하고 있다. 작은 개구를 갖는 컨택홀 (contact hole) (009) 은 플러그 금속막 (010) 으로 완전히 충전되는 반면, 큰 개구를 갖는 분리 홈 (007) 은 이 금속막으로 충전되지 않지만 플러그 금속막 (010) 은 분리 홈 (007) 의 하부 및 횡방향 벽 (lateral wall) 을 따라 성막된다. 도 5b 는, 성막된 플러그 금속막 (010) 이 에칭백 (etching back) 된 후의 단면을 도시하고 있으며, 분리 홈 (007) 의 횡방향 벽들로서 형성된 플러그 금속막의 측벽들 (side wall) (011) 을 도시하고 있다. 도 5c 는, 금속 배선 (012) 이 형성되어 컨택홀 (009) 내부의 플러그 금속막에 접속되고 나서, 그 후 반도체 웨이퍼 상부에 패시베이션막 (passivation film) (013) 이 성막된 단면을 도시하고 있다. 도 5d 는, IC 영역 (004) 이 패드 에칭 레지스트 (014) 로 커버된 채로, 패드 개구에 대한 에칭이 수행되는 경우의 단면을 도시하고 있다. 패시베이션막 (013) 의 일부가 에칭에 의해 제거되어 기층 (underlayer) 을 노출시키는 경우, 플러그 금속막의 측벽 (011) 상에 비정상적인 방전 (015) 이 생성되어 웨이퍼 표면 연소 (burning) 의 장애가 발생하게 된다. 전술한 장애가 해결될 필요가 있다는 점이 추가적으로 인식되었다.
본 발명은 전술한 문제의 관점에서 이루어졌다.
전술한 문제점을 해소하기 위해 본 발명은 이하의 조치를 채용한다.
먼저, 스크라이브 영역 및 IC 영역을 갖는 반도체 소자로서, 반도체 기판 상에 형성되며 적어도 하나의 분리 홈을 포함하는 스크라이브 영역에서의 제 1 절연막; 플러그 금속막들로 이루어지고 적어도 하나의 분리 홈의 횡방향 벽들로서 형성되는 측벽들; 및 적어도 측벽들을 커버하는 제 2 절연막을 포함하는 반도체 소자가 제공된다.
또한, 반도체 소자에서, 제 2 절연막은 패시베이션막이다.
또한, 반도체 소자에서, 분리 홈에서 플러그 금속막들로 이루어지는 대향 측벽들의 하부들은 서로 접촉하게 된다.
그리고, 반도체 소자의 제조 방법으로서, 반도체 기판 상에 제 1 절연막을 형성하는 단계; 제 1 절연막에 컨택홀 및 분리 홈을 동시에 형성하는 단계; 제 1 절연막 및 반도체의 노출부 상에 플러그 금속막을 성막하고 이에 의해 적어도 컨택홀에 플러그 금속막을 완전히 충전하는 단계; 플러그 금속막을 에칭백하여 분리 홈의 횡방향 벽들 상에 측벽들을 형성하는 단계; 측벽들 상에 제 2 절연막을 성막하는 단계; 분리 홈 상부에 적어도 제 2 절연막을 커버하도록 에칭용 레지스트막을 패터닝하는 단계; 및 에칭용 레지스트막이 마스크로서 사용된 채로, 기층으로서의 제 2 절연막 상에 건식 에칭 (dry etching) 을 수행하는 단계를 포함하는, 반도체 소자의 제조 방법이 제공된다.
또한, 반도체 소자의 제조 방법에서, 제 2 절연막은 패시베이션막이다.
또한, 반도체 소자의 제조 방법에서, 에칭용 레지스트막은 감광성 폴리이미드 (photosensitive polyimide) 이다.
전술한 조치를 채용하게 되면, 다이싱 후에 야기되는 층간 절연막들의 박리에 대한 조치를 위한 분리 홈들이 형성된 반도체 웨이퍼에서, 건식 에칭 동안 플러그 금속막으로 이루어진 측벽 상에서의 비정상적인 방전의 우려가 없는 반도체 소자를 제조할 수 있게 된다.
도 1 은 본 발명의 제 1 실시형태를 나타내는 반도체 소자의 단면도.
도 2 는 본 발명에 따른 반도체 소자의 제조 방법을 나타내는 단면도로서, 에칭이 완료된 상태를 나타내는 단면도.
도 3a 는 종래의 반도체 소자에 내재된 막 박리의 문제점을 나타내는 단면도로서, 다이싱 전의 상태를 나타내는 단면도.
도 3b 는 종래의 반도체 소자에 내재된 막 박리의 문제점을 나타내는 단면도로서, 다이싱 후의 상태를 나타내는 단면도.
도 4a 는 막 박리의 문제점을 해소하기 위한 반도체 소자의 단면도로서, 다이싱 전의 상태를 나타내는 단면도.
도 4b 는 막 박리의 문제점을 해소하기 위한 반도체 소자의 단면도로서, 다이싱 후의 상태를 나타내는 단면도.
도 5a 는 도 4a 및 도 4b 의 종래 기술과 플러그 기술이 결합되어 사용되는 경우에 발생하는 문제점을 나타내는 단면도로서, 플러그 금속막이 성막된 후의 상태를 나타내는 단면도.
도 5b 는 도 4a 및 도 4b 의 종래 기술과 플러그 기술이 결합되어 사용되는 경우에 일어나는 문제점을 나타내는 단면도로서, 플러그 금속막이 에칭백된 후의 상태를 나타내는 단면도.
도 5c 는 도 4a 및 도 4b 의 종래 기술과 플러그 기술이 결합되어 사용되는 경우에 일어나는 문제점을 나타내는 단면도로서, 패시베이션막이 성막된 후의 상태를 나타내는 단면도.
도 5d 는 도 4a 및 도 4b 의 종래 기술과 플러그 기술이 결합되어 사용되는 경우에 일어나는 문제점을 나타내는 단면도로서, 패드를 개구하기 위한 패시베이션막에 대한 건식 에칭의 절차를 나타내는 단면도.
도 6 은 본 발명의 제 2 실시형태를 나타내는 반도체 소자의 단면도.
도 7a 는 본 발명의 제 1 실시형태에 따른 반도체 소자의 제조 방법을 나타내는 단면도로서, 플러그 금속막이 성막된 후의 상태를 나타내는 단면도.
도 7b 는 본 발명의 제 1 실시형태에 따른 반도체 소자의 제조 방법을 나타내는 단면도로서, 플러그 금속막이 에칭백된 후의 상태를 나타내는 단면도.
도 7c 는 본 발명의 제 1 실시형태에 따른 반도체 소자의 제조 방법을 나타내는 단면도로서, 패시베이션막이 성막된 후의 상태를 나타내는 단면도.
도 7d 는 본 발명의 제 1 실시형태에 따른 반도체 소자의 제조 방법을 나타내는 단면도로서, 패드를 개구하기 위한 패시베이션막의 건식 에칭이 완료된 후의 상태를 나타내는 단면도.
도 1 은 본 발명의 제 1 실시형태를 나타내는 반도체 소자의 단면도이다. 본 발명에 따른 반도체 소자는 스크라이브 영역 (003) 과 IC 영역 (004) 을 포함하며, 이들 양자 모두는 동일한 반도체 기판 (001) 상에 층간 절연막들 (002) 을 갖는다. IC 영역 (004) 에서, 컨택홀 (009) 은 층간 절연막 (002) 에 개구되고 플러그 금속막으로 완전히 충전된다. 층간 절연막 (002) 상에는, 금속 배선 (012) 이 형성되어 플러그 금속막에 접속된다. 그 후, 패시베이션막 (013) 이 형성되어, 패드 개구부 (미도시) 를 제외하고 금속 배선 (012) 및 층간 절연막 (002) 을 커버한다.
한편, 스크라이브 영역 (003) 에서는, 반도체 기판 (001) 상의 층간 절연막 (002) 에 분리 홈 (007) 이 형성되고, 분리 홈 (007) 의 횡방향 벽들 상에 플러그 금속막들의 측벽들 (011) 이 형성된다. 패시베이션막 (013) 은 플러그 금속막들의 측벽들 (011) 을 완전히 커버한다. 다이싱 후, 도 1 의 스크라이브 영역 (003) 의 좌측 단부는 반도체칩의 단면을 구성하며, 이 단면의 좌측부는 다이싱에 의해 커팅되어 제거되는 영역이다 (도 4b 의 부호 006 참조). 이 구조는, 반도체칩의 단면으로부터 내부 IC 영역 (004) 으로 향하는 다이싱에 의한 손상으로 인한 막 박리를 방지하며, 또한 패드 개구를 위한 에칭 동안의 비정상적인 방전을 방지한다.
작은 피스들 (008) 이 흩어진다는 설명은 도 4b 를 언급할 때 행해지지만, 본 발명에 따르면, 도 1 의 좌측 단부 상의 층간 절연막 (002) 의 작은 피스 (008) 는 플러그 금속막의 측벽 (011) 및 패시베이션막 (013) 과 접촉하며, 이에 의해 층간 절연막 (002) 이 작은 피스로서 흩어지는 것이 상당히 방지된다.
도 2 는 도 1 에서 설명된 패시베이션막 (013) 을 형성하는 건식 에칭이 완료될 때의 형태를 개략적으로 도시하는 도면이다. 레지스트막 (014) 은 분리 홈 (007) 상부에 패시베이션막 (013) 을 커버하며, 이에 의해 패시베이션막 (013) 이 에칭되는 것이 방지된다.
전술한 실시형태에서, 분리 홈은 플러그 금속막의 막 두께의 2 배 이상의 개구 폭을 갖는 것으로 예시된다. 그러나, 이와 달리, 도 6 에 도시된 본 발명의 제 2 실시형태에서와 같이, 분리 홈은 플러그 금속막의 막 두께의 2 배 미만의 개구 폭을 가질 수도 있다. 이 경우, 분리 홈은 플러그 금속막들로 충분히 충전되며, 분리 홈의 횡방향 벽들 양쪽에 형성된 대향 측벽들 (011) 각각은 분리 홈 (007) 의 하부에 분리 홈 (007) 의 개구 폭의 절반 이상의 막 두께를 갖는다. 그 결과로서 생기는 반도체 소자에서, 대향 측벽들 (007) 의 하부들은 서로와 접촉되어 작은 피스들을 더 단단히 유지한다.
다음으로, 도 7a 내지 도 7d 를 참조하여 본 발명에 따른 반도체 소자의 제조 방법을 설명한다.
먼저, 도 7a 에 도시된 바와 같이, 반도체 기판 (001) 상의 층간 절연막 (002) 에, 컨택홀 (009) 이 형성되고 동시에 분리 홈 (007) 이 형성된다. 그 후, 층간 절연막 (002) 및 반도체 기판 (001) 의 노출부 상에 플러그 금속막 (010) 이 성막된다. 이 때, 작은 개구를 갖는 컨택홀 (009) 은 플러그 금속막 (010) 으로 완전히 충전되는 반면, 큰 개구를 갖는 분리 홈 (007) 은 플러그 금속막 (010) 으로 충전되지 않지만 플러그 금속막 (010) 이 분리 홈 (007) 의 하부 및 횡방향 벽들을 따라 성막된다.
다음으로, 도 7b 에 도시된 바와 같이, 성막된 플러그 금속막 (010) 이 에칭백되어, 분리 홈 (007) 의 각 횡방향 벽 상에 플러그 금속막의 측벽 (011) 이 형성되고, 플러그 금속막이 그 상부까지 충전되는 컨택홀 (009) 이 형성된다.
그 후, 도 7c 에 도시된 바와 같이, 금속 배선 (012) 이 형성되어 컨택홀 (009) 내부의 플러그 금속막에 접속되고, 이후 반도체 웨이퍼 상에 패시베이션막 (013) 이 성막된다.
또한, 도 7d 에 도시된 바와 같이, 패드 개구를 위한 레지스트 (014) 가 패터닝된다. 즉, IC 영역 (004) 에는, 패드 개구 (미도시) 를 제외하고 패시베이션막 (013) 을 커버하도록 레지스트막 (014) 이 형성되는 반면, 스크라이브 영역 (003) 에는, 분리 홈 (007) 상부에 적어도 패시베이션막 (013) 을 커버하도록 패드 에칭용 레지스트막 (014) 이 패터닝된다. 패시베이션막 (013) 을 기층으로서 에칭하기 위해 마스크로서 패드 에칭용 레지스트막 (014) 이 사용된다. 에칭시에, IC 영역 (004) 에 패드가 개구되고, 스크라이브 영역 (003) 에서 다이싱에 의해 커팅되어 제거될 영역에 형성된 패시베이션막 (013) 이 제거되는 한편 층간 절연막 (002) 과 분리 홈 (007) 의 작은 피스 (008) 를 커버하는 패시베이션막 (013) 은 그대로 둔다.
전술한 바와 같은 제조 방법을 채용함으로써, 패드 개구에 대한 에칭 동안 플러그 금속막들의 측벽들 (011) 이 에칭 플라즈마에 노출되지 않고, 이에 의해 비정상적인 방전이 방지된다.
전술한 실시형태들은 패시베이션막을 패터닝하는 레지스트의 사용을 예시하고 있다. 그러나, 이와 달리, 제조 방법에서, 레지스트 대신에 감광성 폴리이미드가 사용될 수도 있고, 감광성 폴리이미드는 소정의 형태로 패터닝될 수도 있으며, 이후 기초를 이루는 패시베이션막을 에칭하기 위해 마스크로서 사용된다.
또한, 전술한 실시형태들은 금속 배선이 단일층인 경우를 예시했지만, 본 발명은 다층 배선에도 또한 적용가능하다.
전술한 바와 같이, 본 발명은 전술한 실시형태들에 한정되지 않으며, 본 발명의 요지를 벗어나지 않는 한도 내에서 변형 및 실시될 수도 있다.
001: 반도체 기판 002: 층간 절연막
003: 스크라이브 영역 004: IC 영역
006: 막 박리부 007: 분리 홈
009: 컨택홀 013: 패시베이션막
014: 레지스트막

Claims (6)

  1. 스크라이브 영역 (scribe region) 및 IC 영역을 갖는 반도체 소자로서,
    반도체 기판;
    상기 스크라이브 영역 및 IC 영역에 걸쳐 상기 반도체 기판 상에 배치되는 제 1 절연막;
    상기 스크라이브 영역에서의 상기 제 1 절연막에 형성되는 분리 홈 (separation groove) ;
    상기 스크라이브 영역에서, 상기 분리 홈의 횡방향 벽 (lateral wall) 을 일단으로 하고, 다이싱 단면을 타단으로 하여, 연속적으로 형성된 제 1 절연막의 작은 피스;
    플러그 금속막으로 이루어지고 상기 분리 홈의 횡방향 벽들 상에 형성되는 측벽 (side wall) 들; 및
    상기 측벽들 및 상기 제 1 절연막의 작은 피스의 적어도 일부를 커버하는 제 2 절연막을 포함하는, 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 2 절연막은 패시베이션막을 포함하는, 반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 분리 홈에서 상기 플러그 금속막들로 이루어지는 대향 측벽들의 하부들은 서로 접촉하게 되는, 반도체 소자.
  4. 반도체 소자의 제조 방법으로서,
    반도체 기판 상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막에 컨택홀, 분리 홈 및 상기 분리 홈의 횡방향 벽 (lateral wall) 을 일단으로 하여, 연속적으로 형성된 제 1 절연막의 작은 피스를 동시에 형성하는 단계;
    상기 제 1 절연막 및 상기 반도체 기판의 노출부 상에 플러그 금속막을 성막하고 이에 의해 적어도 상기 컨택홀에 상기 플러그 금속막을 완전히 충전하는 단계;
    상기 플러그 금속막을 에칭백 (etching back) 하여 상기 분리 홈의 횡방향 벽들 상에 측벽 (side wall) 들을 형성하는 단계;
    상기 측벽들 상 및 상기 제 1 절연막의 작은 피스의 적어도 일부 상에 제 2 절연막을 성막하는 단계;
    상기 분리 홈 상부에 적어도 상기 제 2 절연막을 커버하도록 에칭용 레지스트막을 패터닝하는 단계; 및
    상기 에칭용 레지스트막이 마스크로서 사용된 채로, 기층 (underlayer) 으로서의 상기 제 2 절연막 상에 건식 에칭을 수행하는 단계를 포함하는, 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 2 절연막은 패시베이션막을 포함하는, 반도체 소자의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 에칭용 레지스트막은 감광성 폴리이미드를 포함하는, 반도체 소자의 제조 방법.
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