JP5678705B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体基板に対して半導体素子を形成したのち、スクライブラインにて切断してチップ単位に分割することで半導体装置を製造する半導体装置の製造方法に関するものである。

従来より、半導体基板に対して半導体デバイスを形成したのち、半導体デバイスとの電気的接続を行うための配線パターンを形成し、それを窒化膜などの保護膜で覆ってからスクライブラインにて切断してチップ単位に分割することで半導体装置を製造している。チップ単位に切断するにあたって、保護膜が硬く、保護膜が切断位置に存在していると、チッピング（微小な欠け）が発生するという問題やダイシングブレードの劣化が早くなるという問題を生じさせる。また、半導体チップを樹脂モールドすると、モールド後にモールド樹脂の応力によりダイシングを行ったチップ端面において、各層間絶縁膜の間もしくは層間絶縁膜と保護膜の間で膜剥がれが発生する。

このため、これらの対策として、ダイシングを行うスクライブライン上において層間絶縁膜を取り除くことで溝を形成し、チップ端面において各層間絶縁膜の端部を最上層の保護膜で覆う構造が採用されている（例えば、特許文献１参照）。

特開平５−４１４５０号公報

スクライブラインに溝を作る専用工程を作らず、かつ、コストアップなく溝を掘るためには各層の配線間を繋ぐビアホールエッチングの際、スクライブライン上の層間絶縁膜もエッチングする必要がある。

しかしながら、このようにスクライブライン上の層間絶縁膜を予めエッチングしておいた場合、各層の配線をパターニングする際にスクライブラインに大きな溝が存在することになり、配線のパターンニング用のレジストがチップ端面において膜減りを起こす。図９は、この様子を示した半導体装置の製造工程中の断面図である。

この図に示されるように、スクライブラインに大きな溝Ｔが存在するため、スクライブラインとチップとの境界位置においてレジストＪ１が傾斜した状態となり、この境界位置近傍においてレジストＪ１の膜厚が他の位置よりも薄くなる膜減りを起こす。このため、配線Ｊ２のパターニング時にスクライブラインに近い側において遠い側よりもレジストＪ１の膜厚が薄くなっているため、膜厚が薄くなっている箇所が他の箇所よりも先にエッチングされ尽くし、その下の配線Ｊ２までエッチングされてしまい、チップ外周部にて残すはずの配線Ｊ２までエッチングされる。また、露光機によるレジストＪ１のパターンニングの際も、スクライブラインに大きな深い溝があるためフォーカスがずれ、配線Ｊ２の線幅にバラツキが生じる。

このような現象は、チップサイズが小さくウエハ内に占めるスクライブラインの占有面積が大きい時に顕著に現れる。また、スクライブラインの幅は工程出来栄え管理用のスクライブＴＥＧが配置してある為に、幅を縮小することは不可能であり、幅を縮小して上記問題を解決することができない。

本発明は上記点に鑑みて、レジストの膜減りによって残すべき配線がエッチングされることを防止すると共に、露光機による配線パターニング時のフォーカスずれを抑制し、配線の線幅にバラツキが生じることを防止できる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明は、層間絶縁膜（２、４、６）および配線層（３、５、７）を形成する工程として、層間絶縁膜（２、４、６）を成膜したのち、スクライブライン上において、該スクライブラインの両側で層間絶縁膜（２、４、６）を除去して溝（Ｔ）を形成しつつ、該溝（Ｔ）の間において層間絶縁膜（２、４、６）を残す工程と、層間絶縁膜（２、４、６）の上に配線層（３、５、７）を構成する金属層（２０）を成膜したのち、該金属層（２０）の上にこの金属層（２０）のパターニング用のマスクとなるレジスト（２１）を成膜し、該レジスト（２１）を露光機によって露光することでパターニングする工程と、レジスト（２１）をマスクとして金属層（２０）をパターニングして、配線層（３、５、７）を形成する工程とを行うことを特徴としている。

このように、スクライブライン内において、スクライブラインの両側、つまりチップとなる部分との境界位置では層間絶縁膜（２、４、６）が存在せず半導体基板（１）の表面が露出する領域を設け、スクライブラインのうち溝（Ｔ）の間に挟まれた領域には層間絶縁膜（２、４、６）を残すようにしている。このため、スクライブラインとチップとの境界位置近傍において、配線層（３、５、７）を形成する際のマスクとして用いるレジスト（２１）が膜減りすることを抑制できる。

したがって、レジスト（２１）の膜減りによって残すべき配線がエッチングされることを防止することができると共に、露光機による配線層（３、５、７）のパターニング時のフォーカスずれを抑制でき、配線層（３、５、７）の線幅にバラツキが生じることを防止することが可能となる。

さらに、請求項１に記載の発明は、保護膜（８）を形成する工程として、半導体チップ側において、層間絶縁膜（２、４、６）の端面を覆いつつ、スクライブライン上に形成された層間絶縁膜（２、４、６）からは離間するように保護膜（８）を形成し、かつ、スクライブライン上における前記ダイシングブレードが通過するライン上には保護膜（８）が残らないようにする工程を行うことを特徴としている。

このように、層間絶縁膜（２、４、６）がスクライブラインの両側において、半導体チップ上に形成される層間絶縁膜（２、４、６）および保護膜（８）から離間した状態となっていることから、スクライブライン上の層間絶縁膜（２、４、６）にチッピングが発生しても、チップ上に形成される層間絶縁膜（２、４、６）および保護膜（８）についてはチッピングが発生しないようにできる。また、保護膜（８）でチップ端面を覆うことで水分の浸入も抑制できる。
さらに、硬い保護膜（８）をダイシングブレードで切断しなくてもいいため、ダイシングブレードの劣化を早めることを防止できる。

請求項２に記載の発明は、溝（Ｔ）の間において層間絶縁膜（２、４、６）を残す工程では、層間絶縁膜（２、４、６）をスクライブラインのうちダイシングブレードが通過するライン上において除去することを特徴としている。

このようにすれば、ダイシングブレードが層間絶縁膜（２、４、６）にも触れないで済むようにできる。したがって、比較的硬い層間絶縁膜（２、４、６）によってダイシングブレードの劣化が早まることを抑制することが可能となる。また、ダイシング時に層間絶縁膜（２、４、６）の削り粕によるパーティクルも発生しないようにすることもできる。

請求項３に記載の発明は、保護膜（８）を形成する工程では、スクライブライン上においても、スクライブライン上に形成された層間絶縁膜（２、４、６）の端面のうちスクライブラインに沿う面を覆うように保護膜（８）を形成し、該スクライブライン上に形成された保護膜（８）をチップ側に形成された保護膜（８）から離間させることを特徴としている。

このように、スクライブライン上に形成された層間絶縁膜（２、４、６）の端面のうちスクライブラインに沿う面を覆うように保護膜（８）を形成している。このため、層間絶縁膜（２、４、６）と半導体基板（１）とによって形成されるコーナー部を保護膜（８）によって覆うことができる。このため、配線層（３、５、７）のエッチング残り（２０ａ）が存在していたとしても、保護膜（８）によって覆うことで、エッチング残り（２０ａ）が後工程で剥がれてパーティクルとなることを防止することが可能となる。また、保護膜（８）をパターニングする際に、層間絶縁膜（２、４、６）のうち保護膜（８）と同材料で構成される部分、または保護膜（８）とのエッチング選択比が低い層間絶縁膜（２、４、６）が横方向エッチングされることでその部分から膜剥がれが発生することを防止できる。

請求項４に記載の発明は、溝（Ｔ）の間において層間絶縁膜（２、４、６）を残す工程では、層間絶縁膜（２、４、６）をスクライブラインの長手方向に対する垂直方向において複数に分断することを特徴としている。

このように、層間絶縁膜（２、４、６）をスクライブラインの長手方向に対する垂直方向において複数に分断した構造としても良い。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかる半導体装置の製造工程を示した断面図である。 図１に続く半導体装置の製造工程を示した断面図である。 半導体装置の製造工程中のレイアウト図である。 本発明の第２実施形態にかかる半導体装置の製造工程を示した断面図である。 半導体装置の製造工程中のレイアウト図である。 本発明の第３実施形態にかかる半導体装置の製造工程を示した断面図である。 第１実施形態と第３実施形態とを比較した半導体装置の製造工程中の様子を示す部分拡大断面図である。 他の実施形態で説明する半導体装置の製造工程中のレイアウト図である。 配線のパターンニング用のレジストがチップ端面において膜減りを起こす様子を示した半導体装置の製造工程中の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態にかかる半導体装置の製造方法ついて説明する。図１および図２は、本実施形態にかかる半導体装置の製造工程を示した断面図である。図３は、本実施形態にかかる半導体装置の製造工程中のレイアウト図である。図３は、図２（ｃ）の工程における半導体装置の上面を部分的に拡大したレイアウト図に相当し、図３のＡ−Ａ’断面が図２（ｃ）に相当している。以下、これらの図を参照して、本実施形態にかかる半導体装置の製造方法について説明する。

〔図１（ａ）に示す工程〕
まず、半導体基板１を用意する。半導体基板１としては、シリコン基板や炭化珪素基板など、どのような半導体材料が用いられているものであっても構わないが、ここではシリコン基板を用いるようにしている。この半導体基板１の表層部に、図示しないが、不純物のイオン注入等によって半導体デバイスを形成したのち、ＢＰＳＧ等によって構成される層間絶縁膜２を成膜する。

そして、層間絶縁膜２に対して半導体デバイスとの電気的接続を行うためのコンタクトホール（図示せず）を形成したのち、層間絶縁膜２の表面にＡｌ層などの配線材料で構成される第１金属層（１ｓｔＡｌ層）を成膜し、さらに、マスクとなるレジストを用いたパターニングを行うことで第１配線層３を形成する。このとき、本実施形態では第１配線層３がスクライグライン上に残らないようにしている。

その後、層間絶縁膜２の表面上を含め、第１配線層３の表面を覆うように層間絶縁膜４を成膜する。層間絶縁膜４については、例えばＴＥＯＳ等によって構成される１層目の薄い絶縁膜４ａと、その上に形成されたＳＯＧ等のような平坦化用の２層目の絶縁膜４ｂと、さらにその上に形成されたＴＥＯＳ等によって構成される３層目の絶縁膜４ｃとによって構成している。

なお、図１（ａ）中において、スクライブラインとなる領域およびその両側においてチップとされる領域を示したが、以下の図１（ｂ）、（ｃ）および図２（ａ）〜（ｃ）においても同様のである。また、スクライブラインは、図３に示すように半導体基板１の縦方向および横方向に複数本形成され、スクライブライン間において四角形状のチップが形成されるようにレイアウトされる。

〔図１（ｂ）に示す工程〕
層間絶縁膜４の上に図示しないエッチング用のマスクを配置した後、そのマスクを用いたエッチングを行うことで層間絶縁膜４およびその下層に位置する層間絶縁膜２をパターニングする。これにより、層間絶縁膜４に対して第１配線層３との電気的接続を行うためのコンタクトホール（図示せず）を形成する。また、このとき、スクライブラインの両端において、半導体基板１の表面が露出するまで層間絶縁膜２、４が除去されるようにして溝Ｔを形成し、スクライグラインの中央部では層間絶縁膜２、４が残るようにしている。

〔図１（ｃ）に示す工程〕
層間絶縁膜４の表面にＡｌ層などの配線材料で構成される第２金属層（２ｎｄＡｌ層）を成膜し、さらに、マスクとなるレジストを用いたパターニングを行うことで第２配線層５を形成する。このとき、本実施形態では第２配線層５がスクライグライン上に残らないようにしている。

その後、層間絶縁膜４の表面上を含め、第２配線層５の表面を覆うように層間絶縁膜６を成膜する。層間絶縁膜６については、例えばＴＥＯＳ等によって構成される１層目の薄い絶縁膜６ａと、その上に形成されたＳＯＧ等ののような平坦化用の２層目の絶縁膜６ｂと、さらにその上に形成されたＴＥＯＳ等によって構成される３層目の絶縁膜６ｃとによって構成している。

〔図２（ａ）に示す工程〕
層間絶縁膜６の上に図示しないエッチング用のマスクを配置した後、そのマスクを用いたエッチングを行うことで層間絶縁膜６をパターニングする。これにより、層間絶縁膜６に対して第２配線層５との電気的接続を行うためのコンタクトホール（図示せず）を形成する。また、このとき、図１（ｂ）に示す工程と同様、スクライブラインの両端において、半導体基板１の表面が露出するまで層間絶縁膜６が除去されるようにして溝Ｔが再び形成されるようにし、スクライグラインの中央部では層間絶縁膜２、４、６が残るようにしている。

この層間絶縁膜６をパターニングする際に溝Ｔを形成しさえすれば、溝Ｔの側壁面の位置等については特に規定はないが、本実施形態では、チップ端部において、溝Ｔの側壁面が層間絶縁膜４をパターニングしたときに形成した溝Ｔの側壁面よりもスクライブラインの内側に配置されるようにしている。このようにすることで、層間絶縁膜６によって層間絶縁膜２、４の端面を覆うことが可能となる。

〔図２（ｂ）に示す工程〕
層間絶縁膜６の表面にＡｌ層などの配線材料で構成される第３金属層（３ｒｄＡｌ層）２０を成膜し、さらに、マスクとなるレジスト２１を成膜する。そして、図示しない露光機を用いてレジスト２１をパターニングし、この後形成する第３配線層７（図２（ｃ）参照）と同じレイアウトでレジスト２１を残す。

このとき、本実施形態では、スクライグライン上にも層間絶縁膜２、４、６を残した状態としていることから、溝Ｔが存在していても、図中破線で示したようにレジスト２１がほぼ膜減りすることなく形成される。このため、パターニング後のレジスト２１は、スクライブラインに近い側でも遠い側と比較して、あまり膜厚に差がない状態となる。

〔図２（ｃ）に示す工程〕
レジスト２１をマスクとして第３金属層２０をパターニングを行うことで第３配線層７を形成する。このときにも、本実施形態では第３配線層７がスクライグライン上に残らないようにしている。

そして、層間絶縁膜６の表面を含め、第３金属層２０の表面を覆うようにシリコン窒化膜等で構成される保護膜８を配置し、これを図示しないマスクを用いてパターニングする。これにより、各チップが保護膜８で覆われる。このとき、スクライブライン上には保護膜８が残らず、保護膜８の端部とスクライブライン上に残してある層間絶縁膜２、４、６との間が離間した状態となるようにしている。また、各チップの端部において、層間絶縁膜６の端面などが保護膜８で覆われるようにし、層間絶縁膜６などの表面が保護膜８から露出しないようにしている。

この後の工程については図示していないが、ダイシングブレードを用いてスクライブラインにおいて半導体基板１をチップ単位に分割して半導体チップとし、例えばリードフレームや実装基板上に半導体チップを搭載したのち樹脂モールドすることで、半導体装置が完成する。

以上説明した本実施形態の半導体装置の製造方法では、スクライブライン内において、スクライブラインの両側、つまりチップとなる部分との境界位置では層間絶縁膜２、４、６が存在せず半導体基板１の表面が露出する領域を設け、スクライブラインの中央位置、つまり溝Ｔの間に挟まれた領域には層間絶縁膜２、４、６を残すようにしている。このため、スクライブラインとチップとの境界位置近傍において、第３配線層７を形成する際のマスクとして用いるレジスト２１が膜減りすることを抑制できる。

したがって、レジスト２１の膜減りによって残すべき配線がエッチングされることを防止することができると共に、露光機による第３配線層７のパターニング時のフォーカスずれを抑制でき、第３配線層７の線幅にバラツキが生じることを防止することが可能となる。

なお、本実施形態では、スクライブライン内に層間絶縁膜２、４、６を残すことになるため、チップ単位に切断する際にダイシングブレードによって比較的硬い層間絶縁膜２、４、６も切断することになる。このため、チッピングの問題が懸念される。しかしながら、層間絶縁膜２、４、６がスクライブラインの両側において、チップ上に形成される層間絶縁膜２、４、６および保護膜８から離間した状態となっていることから、スクライブライン上の層間絶縁膜２、４、６にチッピングが発生しても、チップ上に形成される層間絶縁膜２、４、６および保護膜８についてはチッピングが発生することはない。

また、ここでは第３配線層７の形成に用いるレジスト２１の膜減りについて説明したが、それよりも下層に位置する第１、第２配線層３、５を形成する際に用いるレジストについても、同様のことが言える。つまり、ここでは多層配線構造とされる場合によりレジストの膜減りが顕著になる上層配線を例に挙げて説明したが、それよりも下層でも、レジストの膜減りによる問題は発生し得る。これについても、本実施形態のように、スクライブラインの中央位置に層間絶縁膜２、４を残すことで、レジストの膜減りを抑制でき、上記効果を得ることができる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してスクライブライン内に残す層間絶縁膜２、４、６のパターンを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図４は、本実施形態にかかる半導体装置の製造工程中の断面図である。また、図５は、本実施形態にかかる半導体装置の製造工程中のレイアウト図である。図４は、第１実施形態で説明した図２（ｃ）に示す工程での断面図に相当する。また、図５は、図４の工程における半導体装置の上面を部分的に拡大したレイアウト図に相当し、図５のＢ−Ｂ’断面が図４に相当している。

図４および図５に示すように、本実施形態では、基本的に第１実施形態と同様の製造方法とするものの、スクライブラインのうちダイシングブレードが通過するライン上において、層間絶縁膜２、４、６を除去して半導体基板１を露出させるようにしている。

このようにすれば、ダイシングブレードが層間絶縁膜２、４、６にも触れないで済むようにできる。したがって、比較的硬い層間絶縁膜２、４、６によってダイシングブレードの劣化が早まることを抑制することが可能となる。また、ダイシング時に層間絶縁膜２、４、６の削り粕によるパーティクルも発生しないようにすることもできる。

なお、第１実施形態では、第１〜第３配線層３、５、７について、スクライブライン内において残さないようにしている。これは、第１〜第３配線層３、５、７をダイシングした時の削り粕やダイシング面での残り粕などによってチップ内で短絡箇所が生じるなど電気的な故障原因となり得るため、それを排除するために行っている。しかしながら、本実施形態のように、ダイシング箇所において層間絶縁膜２、４、６を残さないようにする場合、第１〜第３配線層３、５、７も同様にダイシング箇所については残さないようにしつつ、それ以外の場所で残るようにすることで、上記問題が発生することを防止しつつ、よりスクライブライン上での層間絶縁膜２、４、６などの高さをチップ部に近づけることが可能となる。これにより、よりレジスト２１の膜減りを抑制でき、より上記効果を得ることが可能となる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して保護膜８も部分的にスクライブライン内に残すようにしたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図６は、本実施形態にかかる半導体装置の製造工程中の断面図である。この図は、第１実施形態で説明した図２（ｃ）に示す工程での断面図に相当する。

図６に示すように、本実施形態では、基本的に第１実施形態と同様の製造方法とするものの、スクライブライン内においても、層間絶縁膜２、４、６の端面のうちスクライブラインの長手方向に沿う面を覆うように保護膜８を残すようにしている。ただし、スクライブライン内の保護膜８は、層間絶縁膜２、４、６のうちダイシングブレードが通過するライン上およびスクライブラインの両側については残されないようにされ、ダイシングブレードによって保護膜８を切断しなくても済むようにしてあると共に、スクライブラインの両側においてチップ側の保護膜８から離間する構造とされている。

このような構造によれば、特に硬い保護膜８をダイシングブレードで切断しなくてもいいため、ダイシングブレードの劣化を早めることなく、以下の効果を得ることが可能となる。これについて、図７に示す半導体装置の製造工程中の部分拡大断面図を参照して説明する。

上記第１実施形態で説明したように、図２（ｂ）〜（ｃ）に示す工程において、第３金属層２０をパターニングしている。このとき、図７（ａ）に示すように、層間絶縁膜２、４、６と半導体基板１とによって形成されるコーナー部などに第３金属層２０のエッチング残り２０ａが発生することがある。このようなエッチング残り２０ａは、後工程で剥がれてパーティクルとなる可能性があり、チップ内で短絡箇所が生じるなど電気的な故障原因となり得る。

これに対して、本実施形態では、チップ部だけでなくスクライブライン内においても、層間絶縁膜２、４、６と半導体基板１とによって形成されるコーナー部を保護膜８によって覆うことができる。このため、図７（ｂ）に示すように、エッチング残り２０ａが存在していたとしても、保護膜８によって覆うことで、配線層（Ａｌ）のエッチング残り２０ａが後工程で剥がれてパーティクルとなることを防止することが可能となる。

また、第１実施形態では、層間絶縁膜２、４、６の構成材料としてＴＥＯＳやＳＯＧなどのようなシリコン酸化膜を例に挙げて説明したが、これらを保護膜８と同材料、例えばシリコン窒化膜によって構成することもできる。そのような場合、図２（ｃ）に示す工程において保護膜８をパターニングすると、例えば図７（ｃ）に示したように、シリコン窒化膜によって構成された部分が横方向エッチングによって後退し、その部分から膜剥がれが発生し、それがパーティクルとなる可能性がある。

これに対して、本実施形態では、チップ部だけでなくスクライブライン内においても、層間絶縁膜２、４、６の側壁面を保護膜８によって覆うことができる。このため、図７（ｄ）に示すように、保護膜８をパターニングする際に、層間絶縁膜２、４、６のうち保護膜８と同材料で構成される部分が横方向エッチングされることでその部分から膜剥がれが発生することを防止できる。

（他の実施形態）
上記各実施形態では、３層の配線構造とされる多層配線構造の半導体装置の製造方法について説明したが、３層である必要はなく、様々な層数の配線構造を有する半導体装置の製造方法として本発明を適用することができる。

また、上記各実施形態では、半導体基板１に対して半導体デバイスを形成した構造のみについて説明したが、配線構造を構成する層間絶縁膜の間に薄膜抵抗を備えるような構造など、他の素子が形成されるような半導体装置の製造方法としても、本発明を適用することができる。

上記第２実施形態では、スクライブライン上に残す層間絶縁膜２、４、６について、ダイシングブレードが通過するライン上では層間絶縁膜２、４、６を残さないようにする場合の一例を示した。しかしながら、これは単なる構造例の一例を示したに過ぎず、スクライブラインの両側およびダイシングブレードが通過するライン上において層間絶縁膜２、４、６が残らないようにしつつ、スクライブライン上の他の箇所に層間絶縁膜２、４、６を残すようにした構造であれば、他の構造であっても構わない。例えば、図８は、そのような構造例の一例を示したものであり、この図に示すように層間絶縁膜２、４、６がスクライブラインの長手方向に対する垂直方向において複数に分断された構造とされていても構わない。

勿論、このように層間絶縁膜２、４、６をスクライブラインの長手方向に対する垂直方向において複数に分断する構造は、第１実施形態のように、ダイシングブレードが通過するライン上において層間絶縁膜２、４、６が除去された構造とする場合についても適用できる。

１ 半導体基板
２、４、６ 層間絶縁膜
３、５、７ 第１〜第３配線層
８ 保護膜
２０ 第３金属層
２０ａ エッチング残り
２１ レジスト

Claims (4)

1. 半導体基板（１）を用意し、当該半導体基板（１）に半導体デバイスを形成する工程と、
   前記半導体基板（１）の上に層間絶縁膜（２、４、６）を形成すると共に、該層間絶縁膜（２、４、６）を介して配線層（３、５、７）を形成する工程と、
   前記配線層（３、５、７）および前記層間絶縁膜（２、４、６）を覆う保護膜（８）を形成する工程と、
   前記保護膜（８）の形成後に、ダイシングブレードを用いて前記半導体基板（１）をスクライブラインで切断することで、チップ単位に分割して半導体チップとする工程と、を含む半導体装置の製造方法において、
   前記層間絶縁膜（２、４、６）および前記配線層（３、５、７）を形成する工程は、
   前記層間絶縁膜（２、４、６）を成膜したのち、前記スクライブライン上において、該スクライブラインの両側で前記層間絶縁膜（２、４、６）を除去して溝（Ｔ）を形成しつつ、該溝（Ｔ）の間において前記層間絶縁膜（２、４、６）を残す工程と、
   前記層間絶縁膜（２、４、６）の上に前記配線層（３、５、７）を構成する金属層（２０）を成膜したのち、該金属層（２０）の上にこの金属層（２０）のパターニング用のマスクとなるレジスト（２１）を成膜し、該レジスト（２１）を露光機によって露光することでパターニングする工程と、
   前記レジスト（２１）をマスクとして前記金属層（２０）をパターニングして、前記配線層（３、５、７）を形成する工程とを含んでおり、
   前記保護膜（８）を形成する工程は、前記半導体チップ側において、前記層間絶縁膜（２、４、６）の端面を覆いつつ、前記スクライブライン上に形成された前記層間絶縁膜（２、４、６）からは離間するように前記保護膜（８）を形成し、かつ、前記スクライブライン上における前記ダイシングブレードが通過するライン上には前記保護膜（８）が残らないようにする工程であることを特徴とする半導体装置の製造方法。
2. 前記溝（Ｔ）の間において前記層間絶縁膜（２、４、６）を残す工程では、前記層間絶縁膜（２、４、６）を前記スクライブラインのうち前記ダイシングブレードが通過するライン上において除去することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記保護膜（８）を形成する工程では、前記スクライブライン上においても、前記スクライブライン上に形成された前記層間絶縁膜（２、４、６）の端面のうち前記スクライブラインに沿う面を覆うように前記保護膜（８）を形成し、該スクライブライン上に形成された前記保護膜（８）を前記半導体チップ側に形成された前記保護膜（８）から離間させることを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記溝（Ｔ）の間において前記層間絶縁膜（２、４、６）を残す工程では、前記層間絶縁膜（２、４、６）を前記スクライブラインの長手方向に対する垂直方向において複数に分断することを特徴とする請求項１または２に記載の半導体装置の製造方法。

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