CN111162072A - 半导体元件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 184
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title claims description 47
- 239000010410 layer Substances 0.000 claims description 77
- 230000003014 reinforcing effect Effects 0.000 claims description 40
- 238000000151 deposition Methods 0.000 claims description 10
- 239000011241 protective layer Substances 0.000 claims description 10
- 230000000149 penetrating effect Effects 0.000 claims description 8
- 239000007787 solid Substances 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 4
- 230000002787 reinforcement Effects 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000005530 etching Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/782—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- General Physics & Mathematics (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本公开提供一种半导体元件及其制造方法。该半导体元件包括一晶圆、一半导体芯片以及多个第一增强结构。该半导体芯片设置于该晶圆的上方，并且该半导体芯片具有一非功能区及至少一功能区，该功能区设置于该非功能区内。该第一增强结构位于该非功能区内并且穿透该半导体芯片进入该晶圆内。
Description
技术领域
本公开主张2018/11/07申请的美国正式申请案第16/183,405号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开关于一种半导体元件及其制造方法，特别涉及一种具有增强结构的半导体元件及其制造方法。
背景技术
随着半导体元件(例如存储器元件)的集成密度越来越高，典型的二维(2D)结构的集成密度也接近其极限。因此，需要一种具有三维(3D)结构的半导体元件以在集成密度能力方面超过2D结构。这种需求导致对开发3D半导体元件技术的广泛研究。
在3D半导体元件中，传输着承载数据、命令或地址的各种信号，其中一些信号或者全部的信号通过穿硅通孔(through silicon via，TSV)传输。穿硅通孔是通过堆叠膜和承载堆叠膜的芯片所形成的一种结构。通常，将芯片研磨以减小其尺寸；但是，在锯切过程中，接地芯片可能会翘曲。由于芯片的翘曲，半导体存储器元件通过穿硅通孔的连接可能会失败。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开提供一种半导体元件，包括：一晶圆、一半导体芯片、以及多个第一增强结构。该半导体芯片设置于该晶圆的上方，并且该半导体芯片具有一非功能区和至少一功能区，该功能区设置于该非功能区内。该第一增强结构穿透该半导体芯片进入该晶圆并且位于该非功能区内。
在一些实施例中，该第一增强结构为实心棒。
在一些实施例中，该多个第一增强结构中的每一个的一顶表面与该半导体芯片的一上表面共面。
在一些实施例中，还包括多个第二增强结构，穿透该半导体芯片进入该晶圆并且位于该非功能区内。
在一些实施例中，该半导体芯片具有多个功能区，该第一增强结构设置于该半导体元件的角落，该第二增强结构设置于该功能区之间。
在一些实施例中，该第二增强结构以蜂窝结构排列。
在一些实施例中，该第二增强结构是一去耦电容器。
本公开另提供一种半导体组件，包括：一晶圆、多个半导体芯片以及多个第一增强结构。该多个半导体芯片设置于该晶圆的上方，该多个半导体芯片中的每一个具有一非功能区和至少一功能区，该功能区设置于该非功能区内。该第一增强结构穿透该多个半导体芯片中的每一个进入该晶圆并且位于该非功能区内。
在一些实施例中，该第一增强结构为实心棒。
在一些实施例中，该半导体组件还包括多个第二增强结构穿透该半导体芯片进入该晶圆，并且该第二增强结构位于该非功能区内。
在一些实施例中，该多个第二增强结构中的每一个包括：一上电极、一介电层及一下电极；该上电极穿透该半导体芯片进入该芯片；该介电层，围绕该上电极；以及该下电极设置于该晶圆内并围绕该介电层。
在一些实施例中，该半导体组件还包括一保护层覆盖该半导体芯片和该第一增强结构。
本公开另提供一种半导体组件的制造方法，包括：提供一晶圆；提供该晶圆上方的多个半导体芯片，其中该多个半导体芯片中的每一个具有一非功能区和至少一功能区，该功能区设置于该非功能区内；形成多个沟槽于该非功能区内，其中该多个沟槽通过该半导体芯片并进入该晶圆而形成；形成多个第一增强结构于该沟槽内。
在一些实施例中，将该多个第一增强结构设置于该沟槽内的步骤包括：沉积一导电材料于该沟槽内。
在一些实施例中，该制造方法还包括一步骤：设置多个第二增强结构于该沟槽内。
在一些实施例中，将该多个第二增强结构设置于该沟槽内的该步骤包括：形成多个下电极于包围该沟槽的该芯片内；沉积一介电层于该沟槽内；以及沉积一上电极于该介电层的上方。
在一些实施例中，该介电层具有一均匀厚度。
在一些实施例中，该制造方法还包括一步骤：沉积一保护层于该半导体芯片与该第一增强结构的上方。
在一些实施例中，该制造方法还包括一步骤：执行一研磨工艺以减小芯片的尺寸。
通过上述半导体元件的配置，增强结构可以有效地增强半导体元件的强度并且减少晶圆的翘曲。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1是流程图，例示本公开一些实施例的半导体组件的制造方法。
图2是上视图，例示本公开一些实施例的半导体组件的形成阶段。
图3是图2的区域A的特写图。
图4是图2中沿I-I线的剖视图。
图5是剖视图，例示本公开一些实施例的半导体组件的形成阶段。
图6是上视图，例示本公开一些实施例的半导体组件的形成阶段。
图7至图10是剖视图，例示本公开一些实施例的半导体组件的形成阶段。
图11是剖视图，例示本公开一些实施例的半导体元件。
图12是上视图，例示本公开一些实施例的半导体组件的形成阶段。
图13是图12的区域B的特写图。
图14及图15是剖视图，例示本公开一些实施例的半导体组件的形成阶段。
图16是上视图，例示本公开一些实施例的半导体组件的形成阶段。
图17是图16中沿II-II线的剖视图。
图18是上视图，例示本公开一些实施例的该半导体组件的形成阶段。
图19是图18中沿III-III线的剖视图。
图20及图21是剖视图，例示本公开一些实施例的半导体组件的形成阶段。
图22是剖视图，例示本公开一些实施例的半导体结构。
附图标记说明：
100 制造方法
102 步骤
104 步骤
105 步骤
106 步骤
108 步骤
110 步骤
112 步骤
200 半导体组件
200A 半导体组件
202 半导体元件
210 晶圆
210A 晶圆
212 前表面
214 背面
214A 后表面
216 第一壁
218 第二壁
220 半导体芯片
222 功能区
224 非功能区
226 上表面
228 侧壁
230 图案化光刻胶
232 开口
234 介电层
235 光化辐射
236 第一层
237 图案化掩模
238 第二层
240 沟槽
250 增强结构
252 顶表面
254 第一增强结构
255 顶表面
256 第二增强结构
260 保护层
262 底层
264 覆盖层
300 锯片
2562 下电极
2564 介电层
2566 上电极
A 区域
B 区域
L 锯线
T1 厚度
T2 厚度
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由权利要求定义。
图1是例示本公开一些实施例的半导体组件200的制造方法100。图2至图10是例示本公开的一些实施例的半导体组件200的制造方法100的各种制造阶段。图2至图10可于图1的制造流程获得示意性的说明。在后续说明中，图2至图10中所示的制造阶段对应参照图1中的制造步骤。
参照图2至图4，根据图1的步骤102，提供一晶圆240。在一些实施例中，晶圆210由例如硅的一半导体所形成。在一些实施例中，晶圆210具有一前表面212，以及与前表面212相对的一后表面214。在一些实施例中，前表面212和后表面214是光滑表面和与或平坦表面。
接下来，根据图1中的步骤104，于晶圆210上提供多个半导体芯片220。在一些实施例中，半导体芯片220设置于晶圆210的前表面212的上方。在一些实施例中，半导体芯片220可以是任何功能的芯片，例如预先通过半导体工艺形成的数字元件芯片。在一些实施例中，半导体芯片220具有一非功能区224和设置在非功能区域224中的一功能区域222。在一些实施例中，功能区222和非功能区224在半导体芯片220的主动区内。
参照图5，根据图1中的步骤105，在半导体芯片220上提供一图案化光刻胶230。在一些实施例中，通过设置未图案化的光刻胶层以完全覆盖半导体芯片220，之后根据一预定图案移除光刻胶层的一部分；光刻胶层的剩余部分形成图案化的光刻胶230。在一些实施例中，光刻胶层的移除部分位于非功能区224中。在一些实施例中，半导体芯片220的上表面226与晶圆210的前表面212相对的部分暴露于图案化光刻胶230。
参照图6及图7，在一些实施例中，根据图1中的步骤106，执行一蚀刻工艺以在非功能区224内形成多个沟槽240。在一些实施例中，通过半导体芯片220进入芯片210形成沟槽240。在一些实施例中，沟槽240于平面图中具有一近似圆形的形状。在一些实施例中，沟槽240沿着半导体芯片220的一纵向方向彼此均匀地间隔开。在一些实施例中，使用图案化光刻胶230做为一遮罩蚀刻半导体芯片220和晶圆210的不必要部分。在一些实施例中，该蚀刻工艺使用该图案化光刻胶230以定义待蚀刻的一区域并且保护半导体芯片220和晶圆210的其他区域。在一些实施例中，在执行蚀刻工艺后，半导体芯片220和晶圆210仅保留位于图案化光刻胶230下方的部分。在一些实施例中，于形成沟槽240后移除图案化光刻胶230。
参照图8，根据图1中的步骤108，形成多个增强结构250于沟槽240内。在一些实施例中，增强结构250为实心棒。在一些实施例中，增强结构250包括一导电材料。在一些实施例中，增强结构250包括铜。在一些实施例中，增强结构250是使用电化学电镀工艺形成。在一些实施例中，可选性地于半导体芯片220上执行一平坦化工艺以移除上表面226上方的导电材料的多余部分，使得增强结构250的顶表面252与上表面226共面。在一些实施例中，平坦化工艺包括一化学机械研磨(CMP)工艺。
参照图9，根据图1中的步骤110，于半导体芯片220和增强结构250上提供一选择性的保护层260。因此，形成一半导体组件200。在一些实施例中，保护层260完全覆盖半导体芯片220的上表面226和增强结构250的顶表面252。在一些实施例中，保护层260是一复合保护层，包括与上表面226和顶表面252接触的一底层262，以及设置在下层262上方的一覆盖层264。在一些实施例中，下层262包括氮化物。在一些实施例中，下层262包括氮化硅。在一些实施例中，覆盖层264包括聚酰亚胺。在一些实施例中，保护层260是用于处理过程中保护半导体芯片220(和增强结构250)。
参照图10，根据图1中的步骤112，执行一研磨工艺以减小芯片210的尺寸。因此，形成一接地半导体组件200A。在一些实施例中，从芯片210的后表面214执行该研磨工艺。在一些实施例中，接地晶圆210A具有一厚度T2(自前表面212至其一后表面214A，如图10所示)，厚度T2小于晶圆210的一厚度T1(自前表面212至后表面214，如图9所示)。在一些实施例中，厚度T1实质上上等于700微米(μm)。在一些实施例中，厚度T2实质上小于50微米。在一些实施例中，厚度T2实质上上等于35微米。
在一些实施例中，半导体组件200A包括晶圆210A、多个半导体芯片220、多个增强结构250及保护层260。在一些实施例中，半导体芯片220设置于芯片210A的前表面212的上方，并且每一个半导体芯片220具有非功能区224以及功能区222，功能区222设置在非功能区域224内。在一些实施例中，增强结构250穿透半导体芯片220进入芯片210A。在一些实施例中，增强结构250位于非功能区域224内。在一些实施例中，保护层260覆盖半导体芯片220与增强结构250，并且包括氮化物的底层262及聚酰亚胺的上覆层264。在一些实施例中，半导体组件200A可以在每个功能区中包括一个或多个硅通孔，并且每个穿硅通孔穿透相应的半导体芯片220并进入芯片210A。
在一些实施例中，半导体组件200A可以被锯开成图11中所示的多个半导体元件202。在一些实施例中，使用锯片300执行此锯切过程，如图10所示。在一些实施例中，锯切与图10中所示的锯线L对齐。在一些实施例中，每个半导体元件202包括半导体芯片220中的一个，以及相应的晶圆210A、增强结构250及保护层260。在一些实施例中，位于非功能区224中的增强结构250用于防止半导体元件202的晶圆210A在研磨工艺与锯切过程后变形(即，翘曲)。
参照图11，在一些实施例中，半导体元件202包括芯片210A、设置在芯片210A的前表面212的上方的半导体芯片220、以及多个增强结构250穿透半导体芯片220并进入芯片210A；并且保护层260覆盖半导体芯片220与增强结构250。在一些实施例中，增强结构250位于半导体芯片220的非功能区224内。在一些实施例中，增强结构250可以有效地增强半导体元件202的强度并且减小半导体元件202的芯片210A的翘曲。
图12至图21是例示本公开的一些实施例的半导体组件200的制造方法100的各种制造阶段。图12至图21可于图1的制造流程示意性的说明。在后续说明中，图12至图21中所示的制造阶段对应参照图1中的制造步骤。
参照图12至图13，根据图1的步骤102，在一些实施例中，提供一晶圆210。在一些实施例中，半导体基底210是一体硅晶圆(bulk silicon wafer)。接下来，根据图1中的步骤104，提供多个半导体芯片220。在一些实施例中，半导体芯片220设置于晶圆210的一前表面212的上方。在一些实施例中，半导体芯片220具有一非功能区224和设置在非功能区域224中的多个功能区222。在一些实施例中，功能区222和非功能区224在半导体芯片220的主动区内。在一些实施例中，半导体芯片220可以是一存储器芯片或预先通过半导体工艺形成的任何功能的芯片。在一些实施例中，当半导体芯片220是一存储器芯片时，非功能区224是一未设置存储胞的区域。
参照图14，在一些实施例中，介电层234沉积于半导体芯片220的上表面226的上方。在一些实施例中，介电层234是一复合介电层，包括氧化物的第一层236及氮化物的第二层238。在一些实施例中，第一层236设置于上表面226与第二层238之间。在一些实施例中，第一层236包括二氧化硅，第二层238包括氮化硅。
接下来，根据图2中的步骤105，在第二层238上提供一图案化光刻胶230。在一些实施例中，图案化光刻胶230通过包括以下的步骤提供：(1)在第二层238上提供光刻胶层，以及(2)于光化辐射235通过图案化掩模237曝光光刻胶层以在光刻胶层中形成开口232，并使光刻胶层的曝光区域或未曝光区域显影。在一些实施例中，开口232位于非功能区224中。
参照图15，执行一蚀刻工艺，例如，一反应离子蚀刻(RIE)工艺，以移除第一层236及第二层238的一部分。在一些实施例中，使用图案化光刻胶230做为遮罩以蚀刻掉第一层236及第二层238的不必要部分。在一些实施例中，上表面226的一部分暴露于第一层236和第二层238。
参照图16和17，在一些实施例中，根据图1中的步骤106，通过半导体芯片220蚀刻多个沟槽240并进入芯片210。在一些实施例中，沟槽240位于非功能区224中。在一些实施例中，沟槽240于平面图中具有一近似圆形的形状。在一些实施例中，一些沟槽240形成在半导体芯片220的角落。在一些实施例中，功能区222之间的沟槽240以蜂窝结构排列。在一些实施例中，使用一光学光刻与一蚀刻工艺形成沟槽240。在一些实施例中，该光学光刻与该蚀刻工艺包括(1)去除图案化的光刻胶层230，以及(2)使用例如一使RIE工艺，以第一层236中的图案及第二层238作为遮罩，蚀刻半导体芯片220和晶圆210。在一些实施例中，随后使用例如湿法蚀刻工艺移除第一层236和第二层238。
参照图18及图19，根据图1中的步骤108，在沟槽240中形成多个第一增强结构254及多个第二增强结构256。在一些实施例中，第一增强结构254设置于半导体芯片220的角落，并且第二增强结构256设置于功能区222之间。在一些实施例中，第一增强结构254为实心棒。在一些实施例中，第一增强结构254包括一导电材料。在一些实施例中，第一增强结构254包括铜。在一些实施例中，第一增强结构254的一顶表面255与上表面226共面。
在一些实施例中，第二增强结构256是一深沟槽电容器。在一些实施例中，第二增强结构256是一去耦电容器。在一些实施例中，第二增强结构256通过以下步骤形成：(1)在晶圆210内形成一下电极2562并且环绕沟槽240，(2)在晶圆210的第一壁216和第二壁218的上方及半导体芯片220的第一壁216的上方沉积一介电层2564，例如氧化物-氮化物-氧化物(ONO)层，以及在介电层2564的上方沉积一上电极2566。在一些实施例中，下电极2562是晶圆210中的一掺杂区。在一些实施例中，上电极2566由导电材料形成，例如，掺杂的多晶硅。在一些实施例中，第一壁216接续侧壁228，第二壁218实质上平行于前表面212。在一些实施例中，介电层2564具有一均匀厚度。
参照图20，根据图1中的步骤110，在半导体芯片220、第一增强结构254及第二增强结构256上提供一选择性的保护层260。因此，形成半导体组件200。在一些实施例中，保护层260是一复合保护层，包括底层的氮化物层262和聚酰亚胺的覆盖层264。在一些实施例中，下层262接触半导体芯片220、第一增强结构254及第二增强结构256，并且上覆层264设置于底层262的上方。在一些实施例中，保护层260用以在处理过程中保护半导体芯片220、第一增强结构254及第二增强结构256。
参照图21，根据图1中的步骤112，执行一研磨工艺以减小芯片210的尺寸。因此，形成一接地半导体组件200A。在一些实施例中，从芯片210的后表面214执行该研磨工艺。在一些实施例中，接地晶圆210A具有一厚度T2(自前表面212至其一后表面214A，如图21所示)，厚度T2小于晶圆210的一厚度T1(自前表面212至后表面214，如图20所示)。在一些实施例中，厚度T1实质上上等于700微米(μm)。在一些实施例中，厚度T2实质上小于50微米。
在一些实施例中，半导体组件200A包括晶圆210A、多个半导体芯片220、多个第一增强结构254、多个第二增强结构256及保护层260。在一些实施例中，半导体芯片220设置于芯片210A的前表面212的上方，并且每一个半导体芯片220具有一非功能区224以及多个功能区222，功能区222设置在非功能区域224内。在一些实施例中，第一增强结构254及第二增强结构256穿透半导体芯片220进入晶圆210A。在一些实施例中，第一增强结构254及第二增强结构256位于非功能区224中。在一些实施例中，保护层260覆盖半导体芯片220、第一增强结构254及第二增强结构256，并且包括下面的氮化物层262及聚酰亚胺的覆盖层264。
在一些实施例中，第一增强结构254为实心棒。在一些实施例中，第二增强结构256包括穿透半导体芯片220并进入晶圆210A的上电极2566、围绕上电极2566的介电层2564、以及设置于晶圆210A中并围绕介电层2564的下电极2562。在一些实施例中，下电极2562是晶圆210A中的一掺杂区。在一些实施例中，半导体组件200A可以在每一个功能区中包括一个或多个穿硅通孔，其中每一个穿硅通孔穿透相应的半导体芯片220并进入芯片210A。
在一些实施例中，半导体组件200A可以被锯开成多个半导体元件202，如图22所示。在一些实施例中，使用锯片300执行此锯切过程，如图21所示。在一些实施例中，锯切与图21中所示的锯线L对齐。在一些实施例中，每一个半导体元件202包括半导体芯片220中的一个，以及对应的晶圆210A、第一增强结构254、第二增强结构256及保护层260。在一些实施例中，位于非功能区224中的第一增强结构254及第二增强结构256用于防止半导体元件202的晶圆210A在研磨工艺与锯切过程后变形(即，翘曲)。在一些实施例中，做为电荷库第二增强结构256用以承受瞬间电流并防止半导体元件202中的噪声相关电路退化。
总而言之，利用半导体元件202的配置，增强结构250与254(以及第二结构256)可以有效地增强半导体元件202的强度并且减小芯片210A的翘曲。
本公开提供一种半导体元件。该半导体元件包括一晶圆、一半导体芯片、以及多个第一增强结构。该半导体芯片设置于该晶圆的上方，并且该半导体芯片具有一非功能区和设置于该非功能区内的至少一功能区。该第一增强结构穿透该半导体芯片进入该晶圆并且该第一增强结构位于该非功能区内。
本公开提供一种半导体组件。该半导体组件包括：一晶圆、多个半导体芯片以及多个第一增强结构。该多个半导体芯片设置于该晶圆的上方，并且该多个半导体芯片中的每一个具有一非功能区和设置于该非功能区内的至少一功能区。该第一增强结构穿透该多个半导体芯片中的每一个进入该晶圆，并且位于该非功能区内。
本公开提供一种半导体元件的制造方法。该制造方法包括步骤：提供一晶圆；提供晶圆的上方的多个半导体芯片，其中该多个半导体芯片中的每一个具有一非功能区和设置于该非功能区内的至少一功能区；形成多个沟槽于该非功能区内，其中该多个沟槽通过该半导体芯片并进入该晶圆形成；形成多个第一增强结构于该沟槽内。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。
Claims (20)
1.一种半导体元件，包括：
一晶圆；
一半导体芯片，设置于该晶圆的上方，其中该半导体芯片具有一非功能区和至少一功能区，该功能区设置于该非功能区内；以及
多个第一增强结构，穿透该半导体芯片进入该晶圆并且位于该非功能区内。
2.如权利要求1所述的半导体元件，其中该第一增强结构为实心棒。
3.如权利要求2所述的半导体元件，其中该多个第一增强结构中的每一个的一顶表面与该半导体芯片的一上表面共面。
4.如权利要求1所述的半导体元件，还包括多个第二增强结构，穿透该半导体芯片进入该晶圆并且位于该非功能区内。
5.如权利要求4所述的半导体元件，其中该半导体芯片具有多个功能区，该第一增强结构设置于该半导体元件的角落，该第二增强结构设置于该功能区之间。
6.如权利要求5所述的半导体元件，其中该第二增强结构以蜂窝结构排列。
7.如权利要求4所述的半导体元件，其中该第二增强结构是一去耦电容器。
8.一种半导体组件，包括：
一晶圆；
多个半导体芯片，设置于该晶圆的上方，其中该多个半导体芯片中的每一个具有一非功能区和至少一功能区，该功能区设置于该非功能区内；以及
多个第一增强结构，穿透该多个半导体芯片中的每一个进入该晶圆并且位于该非功能区内。
9.如权利要求8所述的半导体组件，其中该第一增强结构为实心棒。
10.如权利要求8所述的半导体组件，还包括多个第二增强结构，穿透该半导体芯片进入该晶圆并且位于该非功能区内。
11.如权利要求10所述的半导体组件，其中该多个第二增强结构中的每一个包括：
一上电极，穿透该半导体芯片进入该芯片；
一介电层，围绕该上电极；以及
一下电极，设置于该晶圆内并围绕该介电层。
12.如权利要求11所述的半导体组件，其中该下电极是一掺杂区。
13.如权利要求8所述的半导体组件，还包括一保护层覆盖该半导体芯片和该第一增强结构。
14.一种半导体组件的制造方法，包括：
提供一晶圆；
提供该晶圆上方的多个半导体芯片，其中该多个半导体芯片中的每一个具有一非功能区和至少一功能区，该功能区设置于该非功能区内；
形成多个沟槽于该非功能区内，其中该多个沟槽通过该半导体芯片进入该晶圆而形成；以及
形成多个第一增强结构于该沟槽内。
15.如权利要求14所述的制造方法，其中将该多个第一增强结构设置于该沟槽内的步骤包括：
沉积一导电材料于该沟槽内。
16.如权利要求14所述的制造方法，还包括：
设置多个第二增强结构于该沟槽内。
17.如权利要求16所述的制造方法，其中将该多个第二增强结构设置于该沟槽内的步骤包括：
形成多个下电极于包围该沟槽的该芯片内；
沉积一介电层于该沟槽内；以及
沉积一上电极于该介电层的上方。
18.如权利要求17所述的制造方法，其中该介电层具有一均匀厚度。
19.如权利要求14所述的制造方法，还包括：
沉积一保护层于该半导体芯片与该第一增强结构的上方。
20.如权利要求14所述的制造方法，还包括执行一研磨工艺以减小芯片的尺寸。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/183,405 US20200144205A1 (en) | 2018-11-07 | 2018-11-07 | Semiconductor device, semiconductor device assembly and method for manufacturing semiconductor device assembly |
| US16/183,405 | 2018-11-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111162072A true CN111162072A (zh) | 2020-05-15 |
Family
ID=70458718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910405603.2A Pending CN111162072A (zh) | 2018-11-07 | 2019-05-16 | 半导体元件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20200144205A1 (zh) |
| CN (1) | CN111162072A (zh) |
| TW (1) | TWI701716B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114975248A (zh) * | 2022-07-29 | 2022-08-30 | 山东中清智能科技股份有限公司 | 一种晶圆封装方法及管芯封装体 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022222060A1 (en) * | 2021-04-21 | 2022-10-27 | Wuxi Petabyte Technologies Co., Ltd. | Ferroelectric memory device and method for forming same |
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| US20120286392A1 (en) * | 2011-05-12 | 2012-11-15 | International Business Machines Corporation | Suppression of diffusion in epitaxial buried plate for deep trenches |
| US20170098616A1 (en) * | 2015-10-02 | 2017-04-06 | International Business Machines Corporation | Wafer reinforcement to reduce wafer curvature |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI237332B (en) * | 2004-02-24 | 2005-08-01 | Advanced Semiconductor Eng | Wafer structure |
| US20110006389A1 (en) * | 2009-07-08 | 2011-01-13 | Lsi Corporation | Suppressing fractures in diced integrated circuits |
-
2018
- 2018-11-07 US US16/183,405 patent/US20200144205A1/en not_active Abandoned
- 2018-12-26 TW TW107147237A patent/TWI701716B/zh active
-
2019
- 2019-05-16 CN CN201910405603.2A patent/CN111162072A/zh active Pending
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| CN114975248B (zh) * | 2022-07-29 | 2022-10-25 | 山东中清智能科技股份有限公司 | 一种晶圆封装方法及管芯封装体 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202018769A (zh) | 2020-05-16 |
| US20200144205A1 (en) | 2020-05-07 |
| TWI701716B (zh) | 2020-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20200515 |
|
| WD01 | Invention patent application deemed withdrawn after publication |