CN112018083B - 存储器测试结构、集成电路及其形成方法 - Google Patents

存储器测试结构、集成电路及其形成方法 Download PDF

Info

Publication number
CN112018083B
CN112018083B CN202010484794.9A CN202010484794A CN112018083B CN 112018083 B CN112018083 B CN 112018083B CN 202010484794 A CN202010484794 A CN 202010484794A CN 112018083 B CN112018083 B CN 112018083B
Authority
CN
China
Prior art keywords
dummy
logic
gate
memory
pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010484794.9A
Other languages
English (en)
Other versions
CN112018083A (zh
Inventor
施宏霖
才永轩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/720,163 external-priority patent/US11069695B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN112018083A publication Critical patent/CN112018083A/zh
Application granted granted Critical
Publication of CN112018083B publication Critical patent/CN112018083B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0403—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals during or with feedback to manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Geometry (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请的各个实施例针对包括浮置栅极测试器件的集成电路(IC)，以及用于形成该IC的方法。在一些实施例中，IC包括集成在衬底中的存储器区域和逻辑区域。存储器单元结构设置在存储器区域上，并且逻辑器件设置在逻辑区域上。存储器测试结构设置在存储器单元结构的外围处。存储器测试结构包括通过一对伪浮置栅极分别与衬底分隔开的一对伪控制栅极和设置在该对伪控制栅极的相对侧上的一对伪选择栅电极。存储器测试结构还包括一对导电浮置栅极测试接触通孔，导电浮置栅极测试接触通孔分别延伸穿过一对伪控制栅极并且到达伪浮置栅极。本发明的实施例还涉及存储器测试结构、集成电路及其形成方法。

Description

存储器测试结构、集成电路及其形成方法
技术领域
本发明的实施例涉及存储器测试结构、集成电路及其形成方法。
背景技术
在过去的几十年中，集成电路(IC)制造工业经历了指数增长。随着IC的发展，功能密度(即，每个芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以产生的最小组件)减小。IC的发展中的一些进步包括嵌入式存储器技术。嵌入式存储器技术是将存储器器件与逻辑器件集成在同一半导体芯片上，使得存储器器件支持逻辑器件的操作。嵌入式存储器尤其可以在智能卡和汽车设备中找到应用。
发明内容
本发明的实施例提供了一种集成电路(IC)，包括：存储器区域和逻辑区域，集成在衬底中；多个逻辑器件，设置在所述逻辑区域中，其中，所述多个逻辑器件的逻辑器件包括通过逻辑栅极电介质与所述衬底分隔开的逻辑栅电极；多个存储器单元结构，设置在所述存储器区域的存储器单元区域中，其中，所述多个存储器单元结构的存储器单元结构包括分别通过一对浮置栅极与所述衬底分隔开的一对控制栅极和设置在所述一对控制栅极的相对侧上的一对选择栅电极；以及多个存储器测试结构，设置在围绕所述多个存储器单元结构的所述存储器区域的外围处的存储器测试区域中，其中，所述多个存储器测试结构的存储器测试结构包括分别通过一对伪浮置栅极与所述衬底分隔开的一对伪控制栅极和设置在所述一对伪控制栅极的相对侧上的一对伪选择栅电极；其中，所述存储器测试结构还包括一对导电浮置栅极测试接触通孔，所述一对导电浮置栅极测试接触通孔分别延伸穿过所述一对伪控制栅极并且到达所述伪浮置栅极。
本发明的另一实施例提供了一种嵌入式存储器器件的存储器测试结构，包括：伪选择栅极，设置在衬底上方；伪浮置栅极，设置在所述伪选择栅极旁边；伪控制栅极，位于所述伪浮置栅极上面，并且通过伪控制栅极电介质与所述伪浮置栅极分隔开；以及导电浮置栅极测试接触通孔，设置为穿过所述伪控制栅极并且到达所述伪浮置栅极。
本发明的又一实施例提供了一种用于形成集成电路(IC)的方法，所述方法包括：提供包括存储器区域和逻辑区域的衬底；在所述存储器区域上形成和图案化多层膜以形成多个存储器单元结构和位于所述存储器单元结构的外围处的多个存储器测试结构，其中，所述多个存储器测试结构的存储器测试结构包括分别通过一对伪浮置栅极与所述衬底分隔开的一对伪控制栅极以及设置在所述一对伪控制栅极的相对侧上的一对伪选择栅电极；以及形成导电浮置栅极测试接触通孔，所述导电浮置栅极测试接触通孔穿过所述伪控制栅极并且到达所述伪浮置栅极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了集成电路(IC)的一些实施例的截面图，该集成电路包括具有浮置栅极测试结构的嵌入式存储器边界结构。
图2示出了集成电路(IC)的一些附加实施例的截面图，该集成电路包括具有浮置栅极测试结构的嵌入式存储器边界结构。
图3示出了图1或图2的IC的一些实施例的布局图。
图4示出了图1或图2的IC的一些可选实施例的布局图。
图5至图24示出了用于形成IC的方法的一些实施例的一系列截面图，该IC包括具有浮置栅极测试结构的嵌入式存储器边界结构。
图25示出了图5至图24的方法的一些实施例的流程图。
具体实施方式
本发明提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间距关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间距关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间距关系描述符可以同样地作相应地解释。甚至，术语“第一”、“第二”、“第三”、“第四”等仅是通用标识符，因此，在各种实施例中可以互换。例如，尽管在一些实施例中元件(例如，开口)可以称为“第一”元件，但是在其他实施例中，该元件可以称为“第二”元件。
根据一种用于制造具有嵌入式存储器技术的集成电路(IC)的方法，在IC的存储器区域的外围上形成浮置栅极测试结构，以在晶圆验收测试(WAT)期间测试浮置栅极的质量。一种浮置栅极测试结构与存储器单元结构一起形成并图案化，并且可以包括彼此堆叠的浮置栅极介电层、浮置栅电极层、控制栅极层和硬掩模层。浮置栅极测试结构经受附加图案化工艺，以去除硬掩模层和控制栅极层并且形成暴露浮置栅电极层的开口，以形成浮置栅极测试接触件(FGCT)。FGCT的形成需要附加光刻工艺。
鉴于前述内容，本申请的各个实施例提供了一种用于形成包括存储器单元结构和浮置栅极测试结构的IC的方法，而无需使用附加光刻工艺。在一些实施例中，通过在存储器区域上形成和图案化多层膜，与存储器单元结构同时形成浮置栅极测试结构。存储器单元结构由分别位于衬底的第一和第二沟道区域上的一对浮置栅极、分别位于浮置栅极上的一对控制栅极、分别位于控制栅极上的一对硬掩模以及分别位于第一和第二沟道区域上并且横向位于控制栅极旁边的一对选择栅电极形成。与存储器单元结构的结构相似，存储器测试结构由至少伪浮置栅极、位于伪浮置栅极上方的伪控制栅极、位于伪控制栅极上方的伪硬掩模以及位于衬底上方的伪选择栅极形成。伪浮置栅极和伪控制栅极堆叠并且通过伪控制栅极电介质彼此分隔开。伪选择栅极形成在伪浮置栅极和伪控制栅极的一侧上。在一些实施例中，伪硬掩模的去除与制造工艺集成以回蚀刻和去除逻辑器件的硬掩模，使得简化了制造。然后，导电浮置栅极测试接触通孔形成为穿过伪控制栅极，并且到达用于存储器测试结构的伪浮置栅极。在一些实施例中，存储器测试结构可以具有与存储器单元的相应组件的尺寸相同、基本相同的每个伪组件的尺寸。在一些可选实施例中，存储器测试结构的组件可以大于存储器单元的相应组件和/或与存储器单元的相应组件成比例。通过与逻辑栅极硬掩模一起去除伪硬掩模并且形成穿过伪控制栅极的浮置栅极测试接触通孔，不需要单独的光刻和蚀刻工艺来打开浮置栅极测试结构，因此简化了制造工艺。
图1示出了根据一些实施例的IC 100的截面图。IC 100具有包括存储器区域104m和逻辑区域104l的衬底104。多个存储器单元结构108作为阵列设置在存储器区域104m上，并且多个逻辑器件110设置在逻辑区域104l上。在存储器区域的外围处，围绕多个存储器单元结构108设置多个存储器测试结构112。层间介电(ILD)层162填充在存储器单元结构108、存储器测试结构112和逻辑器件110之间以及存储器单元结构108、存储器测试结构112和逻辑器件110上面。在一些实施例中，存储器测试结构112包括与存储器单元结构108类似的结构，并且可以包括分别通过一对伪浮置栅极134’与衬底104分隔开的一对伪控制栅极138’和设置在一对伪控制栅极138’的相对侧上的一对伪选择栅电极150’。存储器测试结构112还包括一对导电浮置栅极测试接触通孔168，导电浮置栅极测试接触通孔168分别延伸穿过一对伪控制栅极138’并且到达伪浮置栅极134’上。
存储器单元结构108包括一对单独的存储器源极/漏极区域126、公共源极/漏极区域128以及一对选择性导电的存储器沟道130。单独的存储器源极/漏极区域126和公共区域源极/漏极区域128位于衬底104的上部中，并且公共源极/漏极区域128在单独的存储器源极/漏极区域126之间横向间隔开。此外，单独的存储器源极/漏极区域126和公共源极区漏极区域128是具有第一掺杂类型(例如，p型或n型)的掺杂半导体区域。选择性导电的存储器沟道130是具有与第一掺杂类型相反的第二掺杂类型(例如，p型或n型)的掺杂半导体区域。
存储器单元结构108可以是或包括例如第三代嵌入式超级闪存(ESF3)存储器、第一代嵌入式超级闪存(ESF1)存储器、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、金属-氧化物-氮化物-氧化物-硅(MONOS)存储器或一些其他合适类型的存储器。一对浮置栅极介电层132、一对浮置栅极134、一对控制栅极介电层136和一对控制栅极138堆叠在选择性导电的存储器沟道130上。浮置栅极介电层132分别位于选择性导电的存储器沟道130上面，并且可以是或包括例如氧化硅或一些其他合适的电介质。浮置栅极134分别位于浮置栅极介电层132上面，控制栅极介电层136分别位于浮置栅极134上面，并且控制栅极138分别位于控制栅极介电层136上面。控制栅极138和浮置栅极134可以可以是或包括例如掺杂的多晶硅、金属或一些其他合适的导电材料。控制栅极介电层136可以是或包括例如氮化硅、氧化硅、一些其他合适的电介质或前述的任意组合。在一些实施例中，控制栅极介电层136的每个包括ONO膜，使得控制栅极介电层136的每个包括下部氧化物层、上部氧化物层以及夹在下部氧化物层和上部氧化物层之间的中间氮化物层。
一对控制栅极间隔件140位于每个浮置栅极134上面。每个浮置栅极134的控制栅极间隔件140分别衬于每个相应控制栅极138的相对侧壁。浮置栅极间隔件142通过相应的浮置栅极134与公共源极/漏极区域128横向间隔开。此外，浮置栅极间隔件142的每个衬于相应的浮置栅极134的侧壁。控制栅极间隔件140和浮置栅极间隔件142可以是或包括例如氮化硅、氧化硅、一些其他合适的电介质或上述的任意组合。在一些实施例中，控制栅极间隔件140的每个都是ONO膜，为了便于说明，未示出其组成。
擦除栅电极144和擦除栅极介电层146位于公共源极/漏极区域128上面，横向位于浮置栅极134之间。擦除栅电极144位于擦除栅极介电层146上面，并且在一些实施例中具有分别控制栅极138的顶面齐平的顶面。擦除栅极介电层146罩住擦除栅电极144的底侧，以使擦除栅电极144与公共源极/漏极区域128垂直地间隔开，并且将擦除栅电极144与浮置栅极134和控制栅极间隔件140横向间隔开。擦除栅电极144可以是或包括例如掺杂的多晶硅、金属或一些其他合适的导电材料。擦除栅极介电层146可以是或包括例如氧化硅、氮化硅或一些其他合适的电介质。
一对选择栅极介电层148和一对选择栅电极150堆叠在选择性导电的存储器沟道130上。选择栅极介电层148分别位于选择性导电的存储器沟道130上面，每个选择栅极介电层148通过相应的浮置栅极134与公共源极/漏极区域128横向间隔开。选择栅极介电层148可以是或包括例如氧化硅、氮化硅或一些其他合适的电介质。选择栅电极150可以是或包括例如掺杂的多晶硅、金属或一些其他合适的导电材料。
存储器测试结构112可以包括与存储器单元结构108的组件对应的伪组件。伪组件标记为与存储器单元结构108的相应组件相同的数字相同，后跟符号(’)。例如，存储器测试结构112可以包括与存储器单元结构108的浮置栅极134相似的伪浮置栅极134’、与存储器单元结构108的控制栅极138相似的设置在伪浮置栅极134’上方的伪控制栅极138’以及与存储器单元结构108的选择栅电极150相似的、沿着伪浮置栅极134’和伪控制栅极138’的相对侧设置的伪选择栅电极150’等。示出了伪组件，并且在附图中标记，并且为了便于说明在此不再重复描述。在一些实施例中，与存储器单元结构108不同，在存储器测试结构112中不存在存储器单元结构108的单独的存储器源极/漏极区域126上的与单独的存储器源极/漏极区域126对应的掺杂区域和与硅化物焊盘312对应的硅化物焊盘。一对浮置栅极测试接触通孔168设置为穿过伪控制栅极138’并到达伪浮置栅极134’上，并且配置为在验收测试期间为浮置栅极结构提供测试探测点。通过使存储器测试结构112具有与存储器单元结构108相似的结构，集成并简化了制造步骤，因为制造不再需要用于浮置栅极测试结构的单独的光刻和相应的蚀刻和清洁工艺。
衬底104可以包括例如块状硅衬底、III-V族衬底、绝缘体上硅(SOI)衬底或一些其他合适的半导体衬底。逻辑器件110可以是或包括例如绝缘场效应晶体管(IGFET)、金属氧化物半导体场效应晶体管(MOSFET)、双扩散金属氧化物半导体(DMOS)器件、双极互补金属氧化物半导体(CMOS)DMOS(BCD)器件、一些其他合适的晶体管器件或一些其他合适的半导体器件。在一些实施例中，逻辑器件110包括一对逻辑源极/漏极区域152和选择性导电的逻辑沟道154。此外，逻辑源极/漏极区域152是具有第一掺杂类型(例如，p型或n型)的掺杂半导体区域。此外，选择性导电的逻辑沟道154是具有与第一掺杂类型相反的第二掺杂类型(例如，p型或n型)的掺杂半导体区域。
逻辑栅极介电层156位于选择性导电的逻辑沟道154上面，并且逻辑栅电极158位于逻辑栅极介电层156上面。逻辑栅电极158可以是或包括导电材料，例如掺杂的多晶硅或一些其他合适的导电材料。逻辑栅极介电层156可以是或包括例如氮化硅、氧化硅、高k电介质、一些其他合适的电介质或前述的任意组合。如本文所用，高k电介质是介电常数k大于约3.9的电介质。在一些实施例中，逻辑栅电极158是金属，而选择栅电极150、擦除栅电极144、控制栅极138和浮置栅极134是掺杂的多晶硅。
在一些实施例中，侧壁间隔件160衬于逻辑栅电极158的侧壁表面、选择栅电极150的侧壁表面以及伪选择栅电极150’的侧壁表面。侧壁间隔件160可以是或包括例如氮化硅、氧化硅或一些其他合适的电介质。此外，在一些实施例中，接触蚀刻停止层(CESL)166设置为沿着衬底104的顶面，沿着存储器单元区域104c内的一对选择栅电极150的侧壁表面以及沿着存储器测试区域104t内的一对伪选择栅电极150’的侧壁表面向上延伸，并且沿着逻辑区域104l内的侧壁间隔件160的侧壁表面向上延伸。层间介电(ILD)层162设置在接触蚀刻停止层(CESL)166上，覆盖存储器单元结构108和逻辑器件110。层间介电(ILD)层162可以是或包括例如氧化硅、氮化硅，低k电介质、一些其他合适的电介质或前述的任意组合。如本文所用，低k电介质是介电常数k小于约3.9的电介质。此外，在一些实施例中，接触通孔164延伸穿过层间介电(ILD)层162至逻辑源极/漏极区域152和单独的存储器源极/漏极区域126。接触通孔164是导电的并且可以是或包括例如钨、铝铜、铜、铝、一些其他合适的金属或一些其他合适的导电材料。
图2示出了根据一些附加实施例的集成电路(IC)的截面图，该集成电路(IC)包括具有浮置栅极测试结构的嵌入式存储器边界结构。除了与图1相关联描述的部件之外，在一些实施例中，一对控制栅极硬掩模210分别位于控制栅极138上面。控制栅极硬掩模210的每个可以是或包括例如氮化硅、氧化硅、一些其他合适的电介质或前述的任意组合。在一些可选实施例中，一些或全部控制栅极硬掩模210可以不存在于最终器件结构中。在一些实施例中，控制栅极介电层136包括下部氧化物层、位于下部氧化物层上面的上部氧化物层以及垂直地夹在下部氧化物层和上部氧化物层之间的中间氮化物层。控制栅极间隔件140也可以包括夹在两个氧化物层之间的中间氮化物层。浮置栅极间隔件142设置在控制栅极间隔件140和浮置栅极134旁边。导电浮置栅极测试接触通孔168可以邻接控制栅极间隔件140和浮置栅极间隔件142。在一些实施例中，硅化物焊盘312分别位于逻辑源极/漏极区域152、单独的存储器源极/漏极区域126、擦除栅电极144、选择栅电极150和/或逻辑栅电极158上面。在一些实施例中，伪选择栅电极150’和伪擦除栅极144’浮置并且不耦合至诸如硅化物焊盘、接触件或其他导电部件的导电结构。硅化物焊盘312可以是或包括例如硅化镍或一些其他合适的硅化物。
第一逻辑器件110a和第二逻辑器件110b位于衬底104的逻辑区域104l上，通过隔离结构310在物理上和电气上分隔开，隔离结构310横向地位于第一逻辑器件110a和第二逻辑器件110b之间。隔离结构310可以是或包括例如STI结构、DTI结构或一些其他合适的隔离结构。第一和第二逻辑器件110a、110b的每个可以是例如IGFET、MOSFET、DMOS器件、BCD器件、一些其他合适的晶体管器件或一些其他合适的半导体器件。在一些实施例中，第一逻辑器件110a是IGFET，第二逻辑器件110b是功率MOFSET，功率MOFSET配置为以比第二逻辑器件110b更高的电压(例如，电压高一个数量级的电压)进行操作。功率MOSFET可以是或包括例如双扩散金属氧化物半导体(DMOS)器件或一些其他合适的功率MOSFET。第一和第二逻辑器件110a、110b的每个分别包括一对逻辑源极/漏极区域152和选择性导电的逻辑沟道154。每对的逻辑源极/漏极区域152位于衬底104的顶部并且横向间隔开。此外，每对的逻辑源极/漏极区域152是具有第一掺杂类型(例如，p型或n型)的掺杂半导体区域。选择性导电的逻辑沟道154是具有与相应的一对逻辑源极/漏极区域152的第一掺杂类型相反的第二掺杂类型(例如，p型或n型)的掺杂半导体区域。第一逻辑器件110a和第二逻辑器件110b可以具有用于不同操作电压的不同栅极电介质组分。作为非限制性示例的示例，第一逻辑栅极介电层156a、第二逻辑栅极介电层156b和逻辑栅电极158堆叠在第一逻辑器件110a的选择性导电的逻辑沟道154上，而第二逻辑器件110b不存在第一逻辑栅极介电层156a。逻辑栅电极158可以是或包括例如金属或一些其他合适的导电材料。第一和第二逻辑栅极介电层156a、156b可以是或包括例如氮化硅、氧化硅，高k电介质、一些其他合适的电介质或前述的任意组合。在一些实施例中，第一逻辑栅极介电层156a是氧化硅和高k电介质堆叠件，第二逻辑栅极介电层156b是较厚的氧化硅和高k电介质堆叠件，并且逻辑栅电极158是金属。在一些实施例中，侧壁间隔件160包括分别衬于逻辑栅电极158的侧壁的多个侧壁间隔件。
下部ILD层162l和上部ILD层162u堆叠在衬底104上，并容纳接触通孔164和浮置栅极测试接触通孔168。下部ILD层162l位于存储器单元结构108、存储器测试结构112的侧边以及第一和第二逻辑器件110a、110b的侧边。此外，下部ILD层162l可以在存储器测试区域104t中具有与存储器测试结构112的顶面以及第一逻辑器件110a的顶面和第二逻辑器件110b齐平的(例如，平坦或基本平坦)的上表面。上部ILD层162u覆盖下部ILD层162l、存储器单元结构108、存储器测试结构112、第一逻辑器件110a和第二逻辑器件110b。下部ILD层162l和上部ILD层162u可以是或包括例如氧化硅、氮化硅、低k电介质、一些其他合适的电介质或前述的任意组合。
在一些实施例中，浮置栅极测试接触通孔168延伸穿过上部ILD层162u、伪控制栅极138’、伪控制电介质136’以到达伪浮置栅极134’。导电浮置栅极测试接触通孔168可以设置在伪控制栅极138’的中心区域处。在一些可选实施例中，可以将导电浮置栅极测试接触通孔168设置在伪控制栅极138’的边界区域处，该边界区域与控制栅极间隔件140和/或浮置栅极间隔件142邻接或重叠。控制栅极间隔件140和浮置栅极间隔件142可以由一层或多层介电材料制成，诸如二氧化硅、氮化硅或它们的组合。
参考图3，根据一些实施例提供图1和图2的IC的存储器区域104m的布局图。存储器区域104m包括存储器单元区域104c和设置在存储器单元区域104c的外围或端侧处的存储器测试区域104t。多个存储器单元结构设置在存储器单元区域104c上。多个存储器测试结构设置在围绕多个存储器单元结构的存储器区域104m的外围处。图1或图2可以是沿着其中一个存储器单元108的线A-A’截取的以及沿着其中一个存储器测试结构112的线B-B’截取的截面图。一对接触通孔164分别设置在一对选择栅电极150的相对侧上的衬底104中。一对浮置栅极测试接触通孔168分别穿过伪控制栅极138’设置以到达伪浮置栅极134’(也参见图1或图2)。浮置栅极测试接触通孔168可以具有与接触通孔164相同或基本相同的横向尺寸。在一些实施例中，用于公共源极接触件的公共源极带区域104cs设置在存储器测试区域104t的外围处。在一些实施例中，用于控制栅极接触件的控制栅极带区域104cg也设置在存储器测试区域104t的外围处。在一些可选实施例中，公共源极带区域104cs和/或控制栅极带区域104cg可以设置在存储器单元区域104c和存储器测试区域104t之间。衬底104的有源区域由虚线框示出为示例。
参考图4，提供了图1和图2的IC的存储器区域104m的布局图。根据除图3所示的部件之外的一些实施例，一对浮置栅极测试接触通孔168可以设置在穿过伪控制栅极138’的伸长的沟槽中，并跨越存储器测试结构区域104t中的存储器测试结构112的多于一个单元延伸(例如跨越单元112a、112b)。
参考图5至图24，一系列截面图500-2400示出了用于形成包括嵌入式存储器的IC的方法的一些实施例，该嵌入式存储器在存储器区域内没有侧壁间隔件。
如图5的截面图500所示，制备包括存储器区域104m和逻辑区域104l的衬底104。在一些实施例中，在逻辑区域104l中的衬底104上方形成并图案化牺牲下部焊盘层402’和牺牲上部焊盘层404’。牺牲下部焊盘层402’和牺牲上部焊盘层404’由不同的材料形成，并且可以例如通过化学气相沉积(CVD)、物理气相沉积(PVD)、溅射、热氧化或一些其他合适的生长或沉积工艺形成。如本文所使用的，带有后缀“(es)”的术语(例如，工艺)可以例如是单数或复数。牺牲下部焊盘层402’可以例如由氧化硅或其他合适的电介质形成，和/或牺牲上部焊盘层404’可以例如由氮化硅或一些其他合适的电介质形成。在一些实施例中，通过从衬底104的上表面形成前体介电层502，使衬底104在存储器区域104m内凹进，并因此减小存储器区域104m内的衬底104的上表面的高度。在一些实施例中，前体介电层502是氧化物层并且通过热氧化工艺形成。
如图6的截面图600所示，可以去除前体介电层502、牺牲上部焊盘层404’和牺牲下部焊盘层402’(见图5)。在存储器区域104m中的衬底104上方形成存储器介电层604和存储器焊盘层602。在逻辑区域104l中的衬底104上方形成下部焊盘层402和上部焊盘层404。存储器焊盘层602和下部焊盘层402可以是沉积为共形层的介电材料。然后，蚀刻和图案化存储器区域104m中的共形介电材料的部分以具有与逻辑区域104l中的共形介电材料的部分的顶面对准的顶面。然后，形成穿过存储器焊盘层602和/或上部焊盘层404的隔离结构，包括逻辑区域104l内的隔离结构310。除了用作用于各种存储器和逻辑器件的浅沟槽隔离之外，隔离结构310还可以在存储器单元区域104c的端部边缘处将存储器区域104m划分为存储器单元区域104c和存储器测试区域104t。隔离结构310还可以将逻辑区域104l划分为第一逻辑区域104l1和第二逻辑区域104l2。第一逻辑区域104l1可以例如支撑此后形成的核心逻辑器件，而第二逻辑区域104l2可以例如支撑此后形成的高压逻辑器件。高压逻辑器件可以例如是配置为以比核心逻辑器件更高的电压(例如，高一个数量级)工作的逻辑器件。隔离结构310可以例如包括介电材料，和/或可以是或包括例如STI结构、DTI结构或一些其他合适的隔离区域。
在一些实施例中，用于形成隔离结构310和/或其他隔离结构的工艺包括利用隔离结构310和/或其他隔离结构的布局图案化下部焊盘层402和上部焊盘层404，并且在下部焊盘层402和上部焊盘层404位于适当位置的情况下，对衬底104执行蚀刻，以形成具有布局的沟槽。形成介电层以填充沟槽，并且对上部焊盘层404执行平坦化以在沟槽中形成隔离结构。介电层可以例如由氧化硅或一些其他合适的介电材料形成，和/或可以例如通过CVD、PVD、溅射或一些其他合适的沉积工艺来执行。平坦化可以例如通过化学机械抛光(CMP)或一些其他合适的平坦化工艺来执行。图案化例如可以使用光刻和蚀刻工艺来执行。
如由图7至图15的截面图700-1500所示，执行一系列制造工艺，以从多层存储器膜的堆叠件在存储器区域104m上形成存储器单元结构和存储器测试结构，同时将其余的多层存储器膜保留在逻辑区域104l上。下面描述一些制造工艺作为示例，而不是出于限制的目的。
如图7的截面图700所示，去除存储器焊盘层602和前体介电层502(参考图6)，并且存储器介电层706和浮置栅极层702形成在存储器区域104m上。在一些实施例中，形成并图案化覆盖层704以用作用于形成和图案化浮置栅极层702的掩模层。在一些实施例中，覆盖层704可以包括一个或多个介电层。例如，覆盖层704可以包括氮化硅层和形成在氮化硅层上的氧化硅层。形成并图案化覆盖层704以具有与存储器区域104m对应的开口，并覆盖逻辑区域104l。浮置栅极层702首先形成在覆盖存储器区域104m的存储器介电层706上方，并且形成在覆盖逻辑区域104l的覆盖层704上方。浮置栅极层702可以例如共形地形成，和/或可以例如由掺杂的多晶硅、金属或一些其他合适的导电材料形成。在一些实施例中，通过CVD、PVD或一些其他合适的沉积工艺来形成浮置栅极层702。然后，对浮置栅极层702的顶部执行平坦化，直到到达覆盖层704，从而从覆盖层704去除浮置栅极层702。在一些实施例中，平坦化使浮置栅极的最顶部表面凹进至与覆盖层704的最顶部表面大致齐平。例如，可以通过CMP或一些其他合适的平坦化工艺来执行平坦化。
如图8的截面图800所示，为了更好的耦合比，浮置栅极层702被进一步降低。可以通过湿回蚀刻工艺降低浮置栅极层702。在降低浮置栅极层702之后，随后可以去除覆盖层704。例如，可以在降低浮置栅极层702期间或之后至少去除覆盖层的氧化硅层。
如图9的截面图900所示，形成覆盖浮置栅极层702和上部焊盘层404的多层存储器膜。该多层存储器膜包括控制栅极介电层902、控制栅极层904和控制栅极硬掩模层906。在一些实施例中，控制栅极介电层902包括氧化硅、氮化硅，一些其他合适的电介质或前述的任意组合。例如，控制栅极介电层902可以是ONO膜，和/或可以包括下部氧化物层902l、覆盖下部氧化物层902l的中间氮化物层902m和覆盖中间氮化物层902m的上部氧化物层902u。控制栅极介电层902可以例如通过CVD、PVD、一些其他合适的沉积工艺或前述的任意组合来形成。控制栅极层904形成为覆盖控制栅极介电层902。控制栅极层904可以例如共形地形成，和/或可以例如由掺杂的多晶硅、金属或一些其他合适的导电材料形成。此外，在一些实施例中，控制栅极层904通过CVD、PVD或一些其他合适的沉积工艺形成。控制栅极硬掩模层906形成为覆盖控制栅极层904。在一些实施例中，控制栅极硬掩模层906包括氧化硅、氮化硅、一些其他合适的电介质或前述的任意组合。例如，控制栅极硬掩模层906可以是氮化物-氧化物-氮化物(NON)膜，和/或可以包括下部氮化物层906l、覆盖下部氮化物层906l的中间氧化物层906m和覆盖中间氧化物层906m的上部氮化物层906u。控制栅极硬掩模层906可以例如通过CVD、PVD、一些其他合适的沉积工艺或前述的任意组合来形成。
如图10的截面图1000所示，对多层存储器膜执行蚀刻以从存储器单元区域104c去除多层存储器膜的部分，从而在浮置栅极层702上形成一对控制栅极介电层136、一对控制栅极138和一对控制栅极硬掩模210。相应地，还在存储器测试区域104t中的浮置栅极层702上形成一对伪控制栅极介电层136’、一对伪控制栅极138’和一对伪控制栅极硬掩模210’。在一些实施例中，用于执行蚀刻的工艺包括在多层存储器膜上形成并图案化掩模层(例如，图中未示出的光刻胶层)以覆盖逻辑区域104l，并且利用控制栅极138和伪控制栅极138’的布局部分地覆盖存储器区域104m。然后，在掩模层位于适当的位置的情况下，将蚀刻剂施加到多层存储器膜，直到蚀刻剂到达浮置栅极层702，然后去除掩模层。
如图11的截面图1100所示，形成覆盖并且衬于图10的结构的控制栅极间隔件层1102。控制栅极间隔件层1102例如可以共形地形成，和/或可以例如由氧化硅、氮化硅、一些其他合适的电介质或前述的任意组合形成。在一些实施例中，控制栅极间隔件层1102是或包括ONO膜，和/或包括下部氧化物层1102l、位于下部氧化物层902l上面的中间氮化物层902m和位于中间氮化物层1102m上面的上部氧化物层1102u。此外，控制栅极间隔件层1102可以例如通过CVD、PVD或一些其他合适的沉积工艺形成。
如图12的截面图1200所示，对控制栅极间隔件层1102(参见图11)执行第一蚀刻，以沿着控制栅极138和伪控制栅极138’的侧壁形成控制栅极间隔件140。在一些实施例中，用于执行蚀刻的工艺包括：将一种或多种蚀刻剂施加到控制栅极间隔件层1102，直到去除控制栅极间隔件层1102的水平段。然后，在控制栅极间隔件140位于适当的位置并用作掩模的情况下，对浮置栅极层702和存储器介电层706(参见图11)执行第二蚀刻，以形成一对浮置栅极134、一对浮置栅极介电层132、一对伪浮置栅极134’和一对伪浮置栅极介电层132’。
如图13的截面图1300所示，在浮置栅极134和伪浮置栅极134’的侧壁上形成浮置栅极间隔件142。在一些实施例中，浮置栅极间隔件142包括氧化硅、一些其他合适的氧化物或一些其他合适的电介质。此外，在一些实施例中，用于形成浮置栅极间隔件142的工艺包括沉积浮置栅极间隔件层，随后进行蚀刻以去除浮置栅极间隔件层的水平段而不去除浮置栅极间隔件层的垂直段。浮置栅极间隔件层可以例如共形地沉积，和/或可以例如通过CVD、PVD或一些其他合适的沉积工艺形成。
然后，公共源极/漏极区域128和伪公共源极/漏极区域128’分别形成在衬底104中，横向地位于浮置栅极134之间和伪浮置栅极134’之间。在一些实施例中，用于形成公共源极/漏极区域128和伪公共源极/漏极区域128’的工艺包括在公共源极/漏极间隙的外侧形成并图案化覆盖逻辑区域104l和存储器区域104m的掩模层1302，公共源极/漏极间隙横向地位于浮置栅极134之间和伪浮置栅极134’之间。在掩模层1302位于适当的位置的情况下执行离子注入或一些其他合适的掺杂工艺，然后去除掩模层。
如图14的截面图1400所示，擦除栅极介电层146形成为覆盖公共源极/漏极区域128，并且进一步衬于浮置栅极134的侧壁和公共源极/漏极间隙内的控制栅极间隔件140的侧壁。擦除栅极介电层146可以例如由氧化物、氮化物或一些其他合适的电介质形成。在一些实施例中，用于形成擦除栅极介电层146的工艺包括高温氧化(HTO)、原位蒸汽生成(ISSG)氧化、一些其他合适的沉积或生长工艺或前述的任意组合。此外，在一些实施例中，该工艺包括去除形成在存储器区域104m的位于公共源极/漏极间隙外的部分上的介电材料。以与上述相同的方式同时形成伪擦除栅极介电层146。
然后，形成存储器介电层1402，以覆盖位于浮置栅极134和伪浮置栅极134’的相对侧上的存储器区域104m的部分。存储器介电层1402可以例如由氧化物、氮化物或一些其他合适的电介质形成。存储器介电层1402可以例如通过HTO、ISSG氧化、一些其他合适的沉积或生长工艺或前述的任意组合来形成。在存储器介电层1402上形成存储器栅极层1404和存储器硬掩模层1406。存储器栅极层1404可以例如共形地形成，和/或例如可以由掺杂的多晶硅、金属或其他一些合适的导电材料形成。存储器栅极层1404可以例如通过CVD、PVD或一些其他合适的沉积工艺形成。
如图15的截面图1500所示，图案化存储器硬掩模层1406(参见图14)，以在公共源极/漏极区域128的相对侧上形成一对选择栅极硬掩模208和在公共源极/漏极区域128上面形成擦除栅极硬掩模212。然后，在选择栅极硬掩模208和擦除栅极硬掩模212位于适当的位置的情况下，对存储器栅极层1404和存储器介电层1402(参见图14)执行蚀刻，以形成一对选择栅电极150、擦除栅电极144和一对选择栅极介电层148。一对伪选择栅电极150’、伪擦除栅电极144’和一对伪选择栅极介电层148’以与上述相同的方式同时形成。
如图16的截面图1600所示，逻辑器件形成在逻辑区域104l内。在一些实施例中，在逻辑器件的形成期间，存储器区域104m可以由保护层172覆盖和保护。保护层172可以由多晶硅和/或其他适用的材料制成，以在形成逻辑器件时保护存储器区域104m免受损坏。在一些实施例中，在逻辑区域104l内形成具有各种栅极电介质和栅电极组分的各种逻辑器件。作为示例，在第一逻辑区域104l1中形成第一逻辑器件110a，并且在第二逻辑区域104l2中形成第二逻辑器件110b。可以通过分别在第一逻辑区域104l1和第二逻辑区域104l2中形成第一逻辑栅极介电层156a和第二逻辑栅极介电层156b来形成第一逻辑器件110a和第二逻辑器件110b。可以通过在第二逻辑区域104l2中沉积和图案化HV介电层来形成第二逻辑栅极介电层156b，而在第一逻辑区域104l1中不存在。然后，在第二逻辑区域104l2中的HV介电层上形成并图案化逻辑介电层，以形成第一逻辑栅极介电层156a，并在第一逻辑区域104l1中的衬底104正上方形成逻辑介电层，以与HV介电层共同形成第二逻辑栅极介电层156b。尽管未在图中示出，但是逻辑介电层可以包括一个或多个氧化物或其他介电层，并且可以在衬底104的不同逻辑区域中以不同的组分和厚度形成和图案化。此外，在第一逻辑栅极介电层156a上形成和图案化逻辑栅极层以在第一逻辑区域104l1中形成第一逻辑栅电极158a，并且在第二逻辑栅极介电层156b上形成和图案化逻辑栅极层以在第二逻辑区域104l2中形成第二逻辑栅电极158b。可以根据逻辑栅极硬掩模214分别图案化第一逻辑栅电极158a和第二逻辑栅电极158b。HV介电层可以例如由氧化物、高k电介质(介电常数大于3.9)、一些其他合适的电介质或上述的任意组合形成。HV介电层可以共形地形成，和/或通过CVD、PVD、一些其他合适的生长或沉积工艺或前述的任意组合来形成。逻辑介电层可以例如由氧化物、高k电介质、一些其他合适的电介质或前述的任意组合形成。逻辑栅极层可以例如由掺杂或未掺杂的多晶硅、金属、一些导电材料或一些其他合适的材料形成。逻辑栅极硬掩模214和存储器硬掩模174可以由逻辑栅极掩模层形成和图案化，逻辑栅极掩模层由诸如二氧化硅或氮化硅的一种或多种介电材料制成。在一些实施例中，逻辑栅极掩模层、逻辑介电层和逻辑栅极层共形地形成，和/或通过CVD、PVD、化学镀、电镀、一些其他合适的生长或沉积工艺或上述内容的任意组合来形成。
如图17的截面图1700所示，沿着逻辑栅电极158a、158b的侧壁以及沿着选择栅电极150和伪选择栅电极150’的侧壁形成侧壁间隔件160。在一些实施例中，侧壁间隔件160可以由氧化硅、氮化硅、一些其他合适的电介质或前述的任意组合形成。此外，在一些实施例中，用于形成侧壁间隔件160的工艺包括沉积覆盖和衬于图16的结构的间隔件层。然后对间隔件层执行回蚀刻以去除间隔件层的水平段而不去除间隔件层的垂直段。间隔件层可以例如共形地沉积，和/或可以例如通过CVD、PVD、一些其他合适的沉积工艺或前述的任意组合形成。
如图18的截面图1800所示，单独的存储器源极/漏极区域126形成在存储器单元区域104c中，分别与选择栅电极150接壤。而且，逻辑源极/漏极区域152成对地形成在逻辑区域104l内，每对的源极/漏极区域分别与逻辑栅电极158a、158b的相对侧壁接壤。在一些实施例中，用于形成单独的存储器源极/漏极区域126和逻辑源极/漏极区域152的工艺包括将离子注入到衬底104中。在其他实施例中，除了离子注入以外的一些工艺用于形成单独的存储器源极/漏极区域126和逻辑源极/漏极区域152。在一些实施例中，在存储器测试区域104t中不形成单独的存储器源极/漏极区域。可以沉积光刻胶保护氧化物(RPO)衬垫1802以覆盖存储器测试区域104t。
还如图18的截面图1800所示，在单独的存储器源极/漏极区域126和逻辑源极/漏极区域152上形成硅化物焊盘312。存储器测试区域104t中可以不存在硅化物焊盘。硅化物焊盘312可以是或包括例如硅化镍或一些其他合适的硅化物，和/或可以例如通过自对准硅化物工艺或一些其他合适的生长工艺形成。可以首先共形地沉积光刻胶保护氧化物(RPO)衬垫1802，然后将RPO衬垫1802选择性地从需要硅化的存储器单元区域104c和逻辑区域104l中去除。RPO衬垫1802可以覆盖并防止存储器测试区域104t的硅化。
如图19的截面图1900所示，在一些实施例中，然后可以在衬底104上方形成ARC层1902。ARC层1902可以形成为具有平坦或基本平坦的顶面。形成ARC层1902的工艺可以包括在有机ARC涂层上旋涂。
如图20的截面图2000所示，在一些实施例中，执行回蚀刻工艺以从图19的截面图1900所示的结构去除上部层。回蚀刻工艺去除了硬掩模并且降低了各个间隔件140、142、160和ARC层1902。回蚀刻工艺也可以暴露伪控制栅极138’。通过去除伪硬掩模210’和逻辑栅极硬掩模214，不需要单独的光刻和蚀刻工艺来打开浮置栅极测试结构，因此简化了制造工艺。在一些实施例中，使用一种或多种工艺进行蚀刻来完成去除，对于该工艺而言，所去除的各种材料具有相似的易感性，由此上表面保持基本平坦。合适的蚀刻工艺可以是干蚀刻，干蚀刻包括来自碳氟化合物和He蚀刻剂的等离子体。在一些可选实施例中，去除工艺可以包括CMP工艺。在一些附加实施例中，在执行回蚀刻工艺之前，执行光刻工艺以覆盖并保护存储器单元区域104c。
如图21的截面图2100所示，在一些实施例中，去除ARC层1902，然后形成接触蚀刻停止层(CESL)166和下部层间介电(ILD)层162l以覆盖图21的结构。下部ILD层162l可以称为ILD0层，并且可以包括例如氧化物、低k电介质、一些其他合适的电介质或前述的任意组合。下部ILD层162l可以例如通过CVD、PVD、溅射或前述的任何组合来沉积。
如图22的截面图2200所示，对下部层间介电(ILD)层162l和接触蚀刻停止层(CESL)166执行平坦化工艺。例如，平坦化工艺可以是CMP或一些其他合适的平坦化工艺。下部ILD层162l形成有与其余结构的顶面共面或基本共面的顶面。平坦化工艺可以例如是CMP或一些其他合适的平坦化工艺。平坦化工艺还可以使下部ILD层162l的顶面凹进至大约与逻辑栅电极158a、158b的顶面平齐，从而暴露逻辑栅电极158a、158b、擦除栅电极144和选择栅电极150。在一些实施例中，在平坦化工艺之后，类似于图3所示，也可以在擦除栅电极144和选择栅电极150上形成硅化物焊盘。
如图23的截面图2300所示，然后执行替换栅极工艺：对逻辑栅电极158a、158b执行蚀刻以去除逻辑栅电极158a、158b。在一些实施例中，在掩模层位于适当的位置的情况下，执行蚀刻以保护结构的其他区域，直到去除逻辑栅电极158a、158b。然后代替逻辑栅电极158a、158b形成金属栅电极158a’、158b’。金属栅电极158a’、158b’可以例如是金属、与逻辑栅电极158a、158b不同的材料或一些其他合适的导电材料。在一些实施例中，形成金属栅电极158a’、158b’的工艺包括例如通过CVD、PVD、化学镀、电镀或一些其他合适的生长或沉积工艺来形成导电层。然后对导电层执行平坦化，直到到达下部ILD层162l。平坦化可以例如通过CMP或一些其他合适的平坦化工艺来执行。
如图24的截面图2400所示，上部ILD层162u形成为覆盖图25的结构，并且其顶面是平坦的或基本平坦的。上部ILD层162u可以例如是氧化物、低k电介质、一些其他合适的电介质或前述的任意组合。此外，上部ILD层162u可以例如通过沉积上部ILD层162u，并且随后对上部ILD层162u的顶面执行平坦化来形成。沉积可以例如通过CVD、PVD、溅射或前述的任何组合来执行。平坦化可以例如通过CMP或一些其他合适的平坦化工艺来执行。
还如图24的截面图2400所示，形成接触通孔164，该接触通孔164延伸穿过上部ILD层162u和下部ILD层162l至单独的存储器源极/漏极区域126、逻辑源极/漏极区域区域152、公共源极/漏极区域128、控制栅极138、选择栅电极150、擦除栅电极144、逻辑栅电极158a、158b或前述的任意组合。形成浮置栅极测试接触通孔168，浮置栅极测试接触通孔168延伸穿过上部ILD层162u、伪控制栅极138’、伪控制电介质136’以到达伪浮置栅极134’。通过一系列蚀刻工艺形成用于导电浮置栅极测试接触通孔168的开口。蚀刻工艺包括过蚀刻电介质的蚀刻步骤以及在电介质(例如二氧化硅)材料和多晶硅材料之间具有强蚀刻选择性的最终线性去除步骤。在一些实施例中，用于导电浮置栅极测试接触通孔168的开口形成为到达伪浮置栅极134’的与控制栅极间隔件140和/或浮置栅极间隔件142邻接的边界区域。控制栅极间隔件140和浮置栅极间隔件层142可以由一层或多层介电材料制成，诸如二氧化硅、氮化硅或它们的组合。用于图案化开口的蚀刻剂对控制栅极间隔件和浮置栅极间隔件的材料更具选择性。结果，形成的导电浮置栅极测试接触通孔168可以是不对称的，并且与邻接控制栅极间隔件140和/或浮置栅极间隔件142的相对侧相比，在邻接伪控制栅极138’的一侧上的垂直方向的倾斜较小。
参考图25，提供了用于形成IC的方法的一些实施例的流程图2500，该IC包括具有浮置栅极测试结构的嵌入式存储器边界结构。该IC可以例如对应于图5至图24的IC。
在2502处，提供衬底。衬底包括存储器区域和逻辑区域。在一些实施例中，衬底凹进存储器区域内。在存储器区域中形成存储器介电层。参见例如图5。
在2504处，在存储器区域内形成存储器介电层。参见例如图6。
在2506处，在存储器区域内形成覆盖衬底的多层存储器膜。参见例如图7至图9。
在2508处，从多层存储器膜在存储器区域内形成存储器单元结构和存储器测试结构。参见例如图10至图15。
在2510处，在逻辑区域内形成并图案化逻辑器件。在一些实施例中，通过沉积前体层的堆叠件来形成逻辑器件，该前体层的堆叠件包括一个或多个逻辑介电层、一个或多个逻辑栅极层和逻辑栅极掩模层，然后进行图案化工艺。在逻辑器件的形成期间，存储器区域可以由保护层和存储器硬掩模覆盖并保护。然后，在逻辑区域和存储器区域内形成侧壁间隔件和源极/漏极区域。参见例如图16至图17。
在2512处，在一些实施例中，形成光刻胶保护氧化物(RPO)衬垫以覆盖存储器测试区域。然后，在存储器单元结构和逻辑器件旁边形成源极/漏极区域，并且在存储器测试区域中可以不存在极/漏极区域。然后可以执行硅化工艺以在源极/漏极区域上形成硅化物焊盘。参见例如图18。
在2514处，在逻辑器件的回蚀刻工艺期间回蚀刻存储器测试结构以暴露伪控制栅极。参见例如图19至图20。
在2516处，形成下部层间介电层以填充存储器区域中的存储器件结构与逻辑区域内的逻辑器件之间的空间。对于层间介电层的填充，由于在存储器区域中不存在侧壁间隔件，因此降低了存储器件之间的高宽比。参见例如图21。
在2518处，执行替换栅极工艺以用金属栅电极替换逻辑栅电极，以用于逻辑区域内的逻辑器件。参见例如图22至图23。
在2520处，在存储器区域中的存储器件结构和逻辑区域内的逻辑器件上面的下部层间介电层上形成上部层间介电层。随后，穿过上部层间介电层形成接触通孔和浮置栅极测试接触通孔，它们分别落在源极/漏极区和伪浮置栅极上。穿过伪控制栅极和/或伪控制栅极旁边的间隔件形成浮置栅极测试接触通孔。参见例如图24。
尽管在此将图25的流程图2500示出和描述为一系列动作或事件，但是应当理解，这样的动作或事件的图示顺序不应以限制性的意义来解释。例如，一些动作可以以不同的顺序发生和/或与除了本文图示和/或描述的那些动作或事件之外的其他动作或事件同时发生。此外，可能不需要全部示出的动作来实现本文的描述的一个或多个方面或实施例，并且本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
鉴于前述内容，本申请的一些实施例针对集成电路(IC)。该IC包括集成在衬底中的存储器区域和逻辑区域。存储器单元结构设置在存储器区域上。该存储器单元结构包括分别设置在衬底上方的一对控制栅极和设置在该对控制栅极的相对侧上的一对选择栅电极。逻辑器件设置在逻辑区域上。逻辑器件包括通过逻辑栅极电介质与衬底分隔开的逻辑栅电极。存储器测试结构设置在存储器单元结构的外围处。存储器测试结构包括分别通过一对伪浮置栅极与衬底分隔开的一对伪控制栅极和设置在该对伪控制栅极的相对侧上的一对伪选择栅电极。存储器测试结构还包括一对导电浮置栅极测试接触通孔，一对导电浮置栅极测试接触通孔分别延伸穿过该对伪控制栅极并且到达伪浮置栅极。
在上述集成电路中，还包括：控制栅极间隔件，沿着所述控制栅极和所述伪控制栅极的侧壁设置；以及浮置栅极间隔件，设置在所述控制栅极间隔件、所述浮置栅极和所述伪浮置栅极旁边；其中，所述导电浮置栅极测试接触通孔邻接所述控制栅极间隔件和所述浮置栅极间隔件。
在上述集成电路中，其中，所述导电浮置栅极测试接触通孔分别连续地跨越多于一个的存储器测试结构延伸。
在上述集成电路中，其中，所述存储器单元结构包括位于所述一对选择栅电极的相对侧上的所述衬底中的第一单独的源极/漏极区域和第二单独的源极/漏极区域以及设置在所述一对控制栅极之间的所述衬底中的公共源极/漏极区域，其中，所述公共源极/漏极区域通过第一沟道区域与所述第一单独的源极/漏极区域分隔开，并且其中，所述公共源极/漏极区域通过第二沟道区域与所述第二单独的源极/漏极区域分隔开；并且其中，所述存储器测试结构包括设置在所述一对伪控制栅极之间的所述衬底中的伪公共源极/漏极区域，其中，所述一对导电浮置栅极测试接触通孔布置在远离所述伪公共源极/漏极区域的所述一对伪浮置栅极的相对侧上。
在上述集成电路中，其中，所述存储器单元结构包括位于所述一对选择栅电极的相对侧上的所述衬底中的第一单独的源极/漏极区域和第二单独的源极/漏极区域以及设置在所述一对控制栅极之间的所述衬底中的公共源极/漏极区域，其中，所述公共源极/漏极区域通过第一沟道区域与所述第一单独的源极/漏极区域分隔开，并且其中，所述公共源极/漏极区域通过第二沟道区域与所述第二单独的源极/漏极区域分隔开；并且其中，所述存储器测试结构包括设置在所述一对伪控制栅极之间的所述衬底中的伪公共源极/漏极区域，其中，所述一对导电浮置栅极测试接触通孔布置在远离所述伪公共源极/漏极区域的所述一对伪浮置栅极的相对侧上，其中，在所述存储器测试区域中的所述存储器测试结构中不存在单独的源极/漏极区域。
在上述集成电路中，还包括：下部层间介电层，设置在所述存储器区域内的所述多个存储器单元结构之间以及所述逻辑区域内的所述多个逻辑器件之间，其中，所述下部层间介电层具有与所述一对伪控制栅极和所述逻辑栅电极的顶面齐平的平坦顶面；以及上部层间介电层，位于所述下部层间介电层上面；其中，所述存储器测试结构延伸穿过所述上部层间介电层。
在上述集成电路中，其中，所述伪控制栅极的顶面与所述逻辑栅电极的顶面共面。此外，本申请的一些实施例针对一种方法，该方法包括：提供包括存储器区域和逻辑区域的衬底；以及形成和图案化多层膜以形成多个存储器单元结构和位于存储器单元结构的外围处的多个存储器测试结构。多个存储器测试结构中的存储器测试结构包括：一对伪控制栅极，分别通过一对伪浮置栅极与衬底分隔开；以及一对伪选择栅电极，设置在该对伪控制栅极的相对侧上。该方法还包括形成导电浮置栅极测试接触件，导电浮置栅极测试接触件穿过伪控制栅极并且到达伪浮置栅极。
在上述方法中，还包括：在所述存储器单元结构和所述存储器测试结构上面形成伪覆盖层；在所述逻辑区域上形成多个逻辑器件，所述多个逻辑器件的逻辑器件包括通过逻辑栅极电介质与所述衬底分隔开的逻辑栅电极以及位于所述逻辑栅电极上面的逻辑硬掩模；从所述存储器测试结构去除所述伪覆盖层；以及对所述逻辑器件和所述存储器测试结构执行回蚀刻工艺。
在上述方法中，还包括：在所述存储器单元结构和所述存储器测试结构上面形成伪覆盖层；在所述逻辑区域上形成多个逻辑器件，所述多个逻辑器件的逻辑器件包括通过逻辑栅极电介质与所述衬底分隔开的逻辑栅电极以及位于所述逻辑栅电极上面的逻辑硬掩模；从所述存储器测试结构去除所述伪覆盖层；以及对所述逻辑器件和所述存储器测试结构执行回蚀刻工艺，其中，所述回蚀刻工艺去除所述逻辑硬掩模以暴露所述逻辑栅电极，并且去除伪控制栅极硬掩模以暴露所述伪控制栅极。
在上述方法中，还包括：在所述存储器单元结构和所述存储器测试结构上面形成伪覆盖层；在所述逻辑区域上形成多个逻辑器件，所述多个逻辑器件的逻辑器件包括通过逻辑栅极电介质与所述衬底分隔开的逻辑栅电极以及位于所述逻辑栅电极上面的逻辑硬掩模；从所述存储器测试结构去除所述伪覆盖层；以及对所述逻辑器件和所述存储器测试结构执行回蚀刻工艺，其中，形成所述逻辑器件包括：在所述存储器区域上的所述伪覆盖层上方并且直接在所述逻辑区域上的所述衬底上形成逻辑栅极介电层；在所述逻辑栅极介电层上形成多晶硅层；以及对所述逻辑栅极介电层和所述多晶硅层执行蚀刻，以形成堆叠在所述逻辑区域上的所述逻辑栅电极和所述逻辑栅极电介质。
在上述方法中，还包括：在所述存储器单元结构和所述存储器测试结构上面形成伪覆盖层；在所述逻辑区域上形成多个逻辑器件，所述多个逻辑器件的逻辑器件包括通过逻辑栅极电介质与所述衬底分隔开的逻辑栅电极以及位于所述逻辑栅电极上面的逻辑硬掩模；从所述存储器测试结构去除所述伪覆盖层；以及对所述逻辑器件和所述存储器测试结构执行回蚀刻工艺，其中，在所述回蚀刻工艺之前，形成光刻胶保护氧化物(RPO)衬垫以覆盖所述存储器测试结构并且防止所述存储器测试结构的硅化。
在上述方法中，还包括：在所述存储器单元结构和所述存储器测试结构上面形成伪覆盖层；在所述逻辑区域上形成多个逻辑器件，所述多个逻辑器件的逻辑器件包括通过逻辑栅极电介质与所述衬底分隔开的逻辑栅电极以及位于所述逻辑栅电极上面的逻辑硬掩模；从所述存储器测试结构去除所述伪覆盖层；以及对所述逻辑器件和所述存储器测试结构执行回蚀刻工艺，其中，形成所述多个存储器单元结构包括：分别在所述衬底的第一沟道区域和第二沟道区域上形成一对浮置栅极；在所述浮置栅极上分别形成一对控制栅极；以及形成一对选择栅电极，所述一对选择栅电极分别位于所述第一沟道区域和所述第二沟道区域上并且横向地位于所述控制栅极旁边。
在上述方法中，还包括：在所述存储器单元结构和所述存储器测试结构上面形成伪覆盖层；在所述逻辑区域上形成多个逻辑器件，所述多个逻辑器件的逻辑器件包括通过逻辑栅极电介质与所述衬底分隔开的逻辑栅电极以及位于所述逻辑栅电极上面的逻辑硬掩模；从所述存储器测试结构去除所述伪覆盖层；以及对所述逻辑器件和所述存储器测试结构执行回蚀刻工艺，其中，形成所述多个存储器单元结构包括：分别在所述衬底的第一沟道区域和第二沟道区域上形成一对浮置栅极；在所述浮置栅极上分别形成一对控制栅极；以及形成一对选择栅电极，所述一对选择栅电极分别位于所述第一沟道区域和所述第二沟道区域上并且横向地位于所述控制栅极旁边，其中，通过共形沉积工艺以及随后的垂直蚀刻工艺，以留下分别位于所述浮置栅极和所述伪浮置栅极旁边的垂直部分来形成所述选择栅电极和所述伪选择栅电极。
在上述方法中，还包括：在所述存储器单元结构和所述存储器测试结构上面形成伪覆盖层；在所述逻辑区域上形成多个逻辑器件，所述多个逻辑器件的逻辑器件包括通过逻辑栅极电介质与所述衬底分隔开的逻辑栅电极以及位于所述逻辑栅电极上面的逻辑硬掩模；从所述存储器测试结构去除所述伪覆盖层；以及对所述逻辑器件和所述存储器测试结构执行回蚀刻工艺，其中，形成所述多个存储器单元结构包括：分别在所述衬底的第一沟道区域和第二沟道区域上形成一对浮置栅极；在所述浮置栅极上分别形成一对控制栅极；以及形成一对选择栅电极，所述一对选择栅电极分别位于所述第一沟道区域和所述第二沟道区域上并且横向地位于所述控制栅极旁边，其中，通过共形沉积工艺以及随后的垂直蚀刻工艺，以留下分别位于所述浮置栅极和所述伪浮置栅极旁边的垂直部分来形成所述选择栅电极和所述伪选择栅电极，还包括：沿着所述多个存储器单元结构、所述存储器测试结构和所述逻辑器件的轮廓形成接触蚀刻停止层(CESL)；在所述多个存储器单元结构、所述存储器测试结构和所述逻辑器件之间的所述接触蚀刻停止层上形成下部层间介电层；以及在所述下部层间介电层上方形成上部层间介电层。
在上述方法中，还包括：在所述存储器单元结构和所述存储器测试结构上面形成伪覆盖层；在所述逻辑区域上形成多个逻辑器件，所述多个逻辑器件的逻辑器件包括通过逻辑栅极电介质与所述衬底分隔开的逻辑栅电极以及位于所述逻辑栅电极上面的逻辑硬掩模；从所述存储器测试结构去除所述伪覆盖层；以及对所述逻辑器件和所述存储器测试结构执行回蚀刻工艺，其中，形成所述多个存储器单元结构包括：分别在所述衬底的第一沟道区域和第二沟道区域上形成一对浮置栅极；在所述浮置栅极上分别形成一对控制栅极；以及形成一对选择栅电极，所述一对选择栅电极分别位于所述第一沟道区域和所述第二沟道区域上并且横向地位于所述控制栅极旁边，其中，通过共形沉积工艺以及随后的垂直蚀刻工艺，以留下分别位于所述浮置栅极和所述伪浮置栅极旁边的垂直部分来形成所述选择栅电极和所述伪选择栅电极，还包括：沿着所述多个存储器单元结构、所述存储器测试结构和所述逻辑器件的轮廓形成接触蚀刻停止层(CESL)；在所述多个存储器单元结构、所述存储器测试结构和所述逻辑器件之间的所述接触蚀刻停止层上形成下部层间介电层；以及在所述下部层间介电层上方形成上部层间介电层，其中，所述导电浮置栅极测试接触通孔形成为穿过所述上部层间介电层。
此外，本申请的一些实施例针对嵌入式存储器器件的存储器测试结构。存储器测试结构包括设置在衬底上方的伪选择栅极和设置在伪选择栅极旁边的伪浮置栅极。存储器测试结构还包括：伪控制栅极，该伪控制栅极位于伪浮置栅极上面并且通过伪控制栅极电介质与伪浮置栅极分隔开；以及导电浮置栅极测试接触件，设置为穿过伪控制栅极并且到达伪浮置栅极。
在上述存储器测试结构中，还包括：控制栅极间隔件，设置在所述伪控制栅极电介质上和所述伪控制栅极旁边；以及浮置栅极间隔件，设置在所述伪控制栅极和所述伪浮置栅极旁边；其中，所述导电浮置栅极测试接触通孔具有邻接所述控制栅极间隔件或所述浮置栅极间隔件的一侧以及邻接所述伪控制栅极的相对的一侧。
在上述存储器测试结构中，还包括：控制栅极间隔件，设置在所述伪控制栅极电介质上和所述伪控制栅极旁边；以及浮置栅极间隔件，设置在所述伪控制栅极和所述伪浮置栅极旁边；其中，所述导电浮置栅极测试接触通孔具有邻接所述控制栅极间隔件或所述浮置栅极间隔件的一侧以及邻接所述伪控制栅极的相对的一侧，其中，所述导电浮置栅极测试接触通孔在邻接所述伪控制栅极的所述一侧上比邻接所述控制栅极间隔件层或所述浮置栅极间隔件的所述相对的一侧从垂直方向的倾斜较小。
在上述存储器测试结构中，其中，所述伪选择栅极是浮置的并且不耦合至导电组件。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路(IC)，包括：
存储器区域和逻辑区域，集成在衬底中；
多个逻辑器件，设置在所述逻辑区域中，其中，所述多个逻辑器件的逻辑器件包括通过逻辑栅极电介质与所述衬底分隔开的逻辑栅电极；
多个存储器单元结构，设置在所述存储器区域的存储器单元区域中，其中，所述多个存储器单元结构的存储器单元结构包括分别通过一对浮置栅极与所述衬底分隔开的一对控制栅极和设置在所述一对控制栅极的相对侧上的一对选择栅电极；以及
多个存储器测试结构，设置在围绕所述多个存储器单元结构的所述存储器区域的外围处的存储器测试区域中，其中，所述多个存储器测试结构的存储器测试结构包括分别通过一对伪浮置栅极与所述衬底分隔开的一对伪控制栅极和设置在所述一对伪控制栅极的相对侧上的一对伪选择栅电极；
其中，所述存储器测试结构还包括一对导电浮置栅极测试接触通孔，所述一对导电浮置栅极测试接触通孔分别延伸穿过所述一对伪控制栅极并且到达所述伪浮置栅极。
2.根据权利要求1所述的集成电路，还包括：
控制栅极间隔件，沿着所述控制栅极和所述伪控制栅极的侧壁设置；以及
浮置栅极间隔件，设置在所述控制栅极间隔件、所述浮置栅极和所述伪浮置栅极旁边；
其中，所述导电浮置栅极测试接触通孔邻接所述控制栅极间隔件和所述浮置栅极间隔件。
3.根据权利要求1所述的集成电路，其中，所述导电浮置栅极测试接触通孔分别连续地跨越多于一个的存储器测试结构延伸。
4.根据权利要求1所述的集成电路，
其中，所述存储器单元结构包括位于所述一对选择栅电极的相对侧上的所述衬底中的第一单独的源极/漏极区域和第二单独的源极/漏极区域以及设置在所述一对控制栅极之间的所述衬底中的公共源极/漏极区域，其中，所述公共源极/漏极区域通过第一沟道区域与所述第一单独的源极/漏极区域分隔开，并且其中，所述公共源极/漏极区域通过第二沟道区域与所述第二单独的源极/漏极区域分隔开；并且
其中，所述存储器测试结构包括设置在所述一对伪控制栅极之间的所述衬底中的伪公共源极/漏极区域，其中，所述一对导电浮置栅极测试接触通孔布置在远离所述伪公共源极/漏极区域的所述一对伪浮置栅极的相对侧上。
5.根据权利要求4所述的集成电路，其中，在所述存储器测试区域中的所述存储器测试结构中不存在单独的源极/漏极区域。
6.根据权利要求1所述的集成电路，还包括：
下部层间介电层，设置在所述存储器区域内的所述多个存储器单元结构之间以及所述逻辑区域内的所述多个逻辑器件之间，其中，所述下部层间介电层具有与所述一对伪控制栅极和所述逻辑栅电极的顶面齐平的平坦顶面；以及
上部层间介电层，位于所述下部层间介电层上面；
其中，所述存储器测试结构延伸穿过所述上部层间介电层。
7.根据权利要求1所述的集成电路，其中，所述伪控制栅极的顶面与所述逻辑栅电极的顶面共面。
8.一种嵌入式存储器器件的存储器测试结构，包括：
伪选择栅极，设置在衬底上方；
伪浮置栅极，设置在所述伪选择栅极旁边；
伪控制栅极，位于所述伪浮置栅极上面，并且通过伪控制栅极电介质与所述伪浮置栅极分隔开；以及
导电浮置栅极测试接触通孔，设置为穿过所述伪控制栅极并且到达所述伪浮置栅极；
控制栅极间隔件，设置在所述伪控制栅极电介质上和所述伪控制栅极旁边；以及
浮置栅极间隔件，设置在所述伪控制栅极和所述伪浮置栅极旁边；
其中，所述导电浮置栅极测试接触通孔在邻接所述伪控制栅极的一侧上比邻接所述控制栅极间隔件或所述浮置栅极间隔件的相对的一侧从垂直方向的倾斜较小。
9.根据权利要求8所述的存储器测试结构，其中，所述导电浮置栅极测试接触通孔的侧壁与所述伪控制栅极物理接触。
10.根据权利要求8所述的存储器测试结构，其中，所述导电浮置栅极测试接触通孔设置在所述伪控制栅极的与所述浮置栅极间隔件邻接的边界区域处。
11.根据权利要求8所述的存储器测试结构，其中，所述伪选择栅极是浮置的并且不耦合至导电组件。
12.一种用于形成集成电路(IC)的方法，所述方法包括：
提供包括存储器区域和逻辑区域的衬底；
在所述存储器区域上形成多层膜并且图案化所述多层膜以形成多个存储器单元结构和位于所述存储器单元结构的外围处的多个存储器测试结构，其中，所述多个存储器测试结构的存储器测试结构包括分别通过一对伪浮置栅极与所述衬底分隔开的一对伪控制栅极以及设置在所述一对伪控制栅极的相对侧上的一对伪选择栅电极；以及
形成导电浮置栅极测试接触通孔，所述导电浮置栅极测试接触通孔穿过所述伪控制栅极并且到达所述伪浮置栅极。
13.根据权利要求12所述的方法，还包括：
在所述存储器单元结构和所述存储器测试结构上面形成伪覆盖层；
在所述逻辑区域上形成多个逻辑器件，所述多个逻辑器件的逻辑器件包括通过逻辑栅极电介质与所述衬底分隔开的逻辑栅电极以及位于所述逻辑栅电极上面的逻辑硬掩模；
从所述存储器测试结构去除所述伪覆盖层；以及
对所述逻辑器件和所述存储器测试结构执行回蚀刻工艺。
14.根据权利要求13所述的方法，其中，所述回蚀刻工艺去除所述逻辑硬掩模以暴露所述逻辑栅电极，并且去除伪控制栅极硬掩模以暴露所述伪控制栅极。
15.根据权利要求13所述的方法，其中，形成所述逻辑器件包括：
在所述存储器区域上的所述伪覆盖层上方并且直接在所述逻辑区域上的所述衬底上形成逻辑栅极介电层；
在所述逻辑栅极介电层上形成多晶硅层；以及
对所述逻辑栅极介电层和所述多晶硅层执行蚀刻，以形成堆叠在所述逻辑区域上的所述逻辑栅电极和所述逻辑栅极电介质。
16.根据权利要求13所述的方法，其中，在所述回蚀刻工艺之前，形成光刻胶保护氧化物(RPO)衬垫以覆盖所述存储器测试结构并且防止所述存储器测试结构的硅化。
17.根据权利要求13所述的方法，其中，形成所述多个存储器单元结构包括：
分别在所述衬底的第一沟道区域和第二沟道区域上形成一对浮置栅极；
在所述浮置栅极上分别形成一对控制栅极；以及
形成一对选择栅电极，所述一对选择栅电极分别位于所述第一沟道区域和所述第二沟道区域上并且横向地位于所述控制栅极旁边。
18.根据权利要求17所述的方法，其中，通过共形沉积工艺以及随后的垂直蚀刻工艺，以留下分别位于所述浮置栅极和所述伪浮置栅极旁边的垂直部分来形成所述选择栅电极和所述伪选择栅电极。
19.根据权利要求18所述的方法，还包括：
沿着所述多个存储器单元结构、所述存储器测试结构和所述逻辑器件的轮廓形成接触蚀刻停止层(CESL)；
在所述多个存储器单元结构、所述存储器测试结构和所述逻辑器件之间的所述接触蚀刻停止层上形成下部层间介电层；以及
在所述下部层间介电层上方形成上部层间介电层。
20.根据权利要求19所述的方法，其中，所述导电浮置栅极测试接触通孔形成为穿过所述上部层间介电层。
CN202010484794.9A 2019-05-31 2020-06-01 存储器测试结构、集成电路及其形成方法 Active CN112018083B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962855164P 2019-05-31 2019-05-31
US62/855,164 2019-05-31
US16/720,163 US11069695B2 (en) 2019-05-31 2019-12-19 Floating gate test structure for embedded memory device
US16/720,163 2019-12-19

Publications (2)

Publication Number Publication Date
CN112018083A CN112018083A (zh) 2020-12-01
CN112018083B true CN112018083B (zh) 2022-09-20

Family

ID=73264388

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010484794.9A Active CN112018083B (zh) 2019-05-31 2020-06-01 存储器测试结构、集成电路及其形成方法

Country Status (3)

Country Link
US (1) US12096629B2 (zh)
CN (1) CN112018083B (zh)
DE (1) DE102020100001B4 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114883335B (zh) * 2022-07-11 2022-11-04 广州粤芯半导体技术有限公司 闪存存储器及其版图结构
CN116995065B (zh) * 2023-09-22 2023-12-22 粤芯半导体技术股份有限公司 一种浮栅测试器件及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864501A (en) * 1996-11-04 1999-01-26 Hyundai Electronics Industries Co., Ltd. Test pattern structure for endurance test of a flash memory device
CN109524386A (zh) * 2017-09-20 2019-03-26 台湾积体电路制造股份有限公司 集成电路（ic）及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100799029B1 (ko) * 2005-07-26 2008-01-28 주식회사 하이닉스반도체 자기 정렬 플로팅 게이트를 갖는 플래쉬 메모리 소자의제조방법
KR20070109170A (ko) 2006-05-10 2007-11-15 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그 제조 방법
KR20140008745A (ko) 2012-07-11 2014-01-22 삼성전자주식회사 자기 메모리 장치
JP2015176627A (ja) 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置
US9659953B2 (en) 2014-07-07 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. HKMG high voltage CMOS for embedded non-volatile memory
US9425206B2 (en) 2014-12-23 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Boundary scheme for embedded poly-SiON CMOS or NVM in HKMG CMOS technology
JP6271460B2 (ja) 2015-03-02 2018-01-31 東芝メモリ株式会社 半導体記憶装置
US9768109B2 (en) 2015-09-22 2017-09-19 Qualcomm Incorporated Integrated circuits (ICS) on a glass substrate
US10163522B2 (en) 2015-10-15 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Test line letter for embedded non-volatile memory technology
JP6595357B2 (ja) 2016-02-01 2019-10-23 東芝メモリ株式会社 メモリデバイス
TWI718245B (zh) 2016-02-11 2021-02-11 南韓商三星電子股份有限公司 積體電路、製造其的電腦實施方法以及定義其的標準元件
US10037400B2 (en) 2016-06-02 2018-07-31 Marvell World Trade Ltd. Integrated circuit manufacturing process for aligning threshold voltages of transistors
US10079301B2 (en) 2016-11-01 2018-09-18 Zeno Semiconductor, Inc. Memory device comprising an electrically floating body transistor and methods of using
US10134748B2 (en) 2016-11-29 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundary structure for embedded memory
KR102368932B1 (ko) 2017-06-01 2022-03-02 삼성전자주식회사 반도체 메모리 장치
US11069695B2 (en) * 2019-05-31 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Floating gate test structure for embedded memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864501A (en) * 1996-11-04 1999-01-26 Hyundai Electronics Industries Co., Ltd. Test pattern structure for endurance test of a flash memory device
CN109524386A (zh) * 2017-09-20 2019-03-26 台湾积体电路制造股份有限公司 集成电路（ic）及其形成方法

Also Published As

Publication number Publication date
US20230345717A1 (en) 2023-10-26
CN112018083A (zh) 2020-12-01
US12096629B2 (en) 2024-09-17
DE102020100001B4 (de) 2022-05-25
DE102020100001A1 (de) 2020-12-03

Similar Documents

Publication Publication Date Title
US11488971B2 (en) Embedded memory with improved fill-in window
US11282846B2 (en) Mask design for embedded memory
US11737267B2 (en) Floating gate test structure for embedded memory device
US12096621B2 (en) Multi-type high voltage devices fabrication for embedded memory
US9842850B2 (en) High-K-last manufacturing process for embedded memory with silicon-oxide-nitride-oxide-silicon (SONOS) memory cells
US11069773B2 (en) Contact-to-gate monitor pattern and fabrication thereof
US12096629B2 (en) Floating gate test structure for embedded memory device
US11189628B2 (en) Trench gate high voltage transistor for embedded memory
US12048163B2 (en) Trench gate high voltage transistor for embedded memory
CN110649028B (zh) 改进填充窗口的方法、集成电路及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant