CN116995065B - 一种浮栅测试器件及其制作方法 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 102
- 229920005591 polysilicon Polymers 0.000 claims abstract description 102
- 239000010410 layer Substances 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 239000002344 surface layer Substances 0.000 claims abstract description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 19
- 230000008569 process Effects 0.000 abstract description 7
- 238000003860 storage Methods 0.000 description 7
- 238000000605 extraction Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 238000011056 performance test Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
本发明提供一种浮栅测试器件及其制作方法，该器件包括衬底、栅极、第一掺杂区及第二掺杂区，其中，栅极位于衬底上方，包括从下往上依次层叠的第一栅介质层、第一栅多晶硅、第二栅介质层及第二栅多晶硅，第一栅多晶硅与第二栅多晶硅电连接且均包括第一导电类型，第一掺杂区及第二掺杂区均位于所述衬底的上表层，第一掺杂区与第二掺杂区在水平方向上间隔设置且栅极横跨于两者上方，两者均包括第二导电类型。该浮栅测试器件能够为55nm及以下节点嵌入式闪存器件的器件调试提供依据，且该浮栅测试器件结构简单、工艺成熟，不需要增加额外的制作成本与制作工艺难度，对于嵌入式闪存器件的产品质量提升具有重要意义。该制作方法制作步骤简单易实现。
Description
技术领域
本发明属于半导体器件结构及制造技术领域，涉及一种浮栅测试器件及其制作方法。
背景技术
闪存存储器（Flash）由于具有可多次进行数据写入、读取、擦除等操作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性内存元件。
请参阅图1，显示为一般2T_Cell闪存器件的剖面结构示意图，包括控制晶体管及选择晶体管，选择晶体管用于选取进行存储操作的单元结构，选取后对与选择晶体管对应的控制晶体管进行数据写或擦除等存储操作，其中，选择晶体管包括选择栅极，控制晶体管包括浮栅和位于浮栅上方的控制栅，浮栅与衬底之间以及浮栅与控制栅之间均采用隔离层实现电隔离，当对闪存器件单元进行数据写入和擦除时，通过控制栅、源极等的电压设置，使得电子注入到浮栅中或使得电子从浮栅中拉出。由于为了实现对电荷的良好存储功能，浮栅整体结构电绝缘（即不对浮栅层进行电性引出设置），这样会导致控制晶体管的部分电学性能（如Vt、BV、Id及GIDL等）无法实现准确测试，而控制晶体管的电学特性对于闪存器件数据读取、写入及擦除等操作具有重要影响（即对闪存器件的整体性能影响较大），控制晶体管的电学性能测量受阻会导致无法根据电学性能测试数据对闪存器件的结构进行调试及进一步改进。虽然在110nm、130nm等节点有与相应节点闪存器件提供测试依据的测试器件，但是每个节点的测试器件仅能为相应节点的闪存器件调试提供依据，测试器件的结构与版图设计均与现行55nm节点及以下闪存器件结构存在明显差异，并不适用于为55nm节点及以下的闪存器件的调试提供依据，因此，需要特别设计一种浮栅测试器件，用于进行电学性能测试以提供测试数据为55nm节点及以下的闪存器件的调试改进提供依据。
因此，如何提供一种浮栅测试器件及其制作方法，以实现对55nm及以下节点的2T_Cell闪存器件的调试与改进提供依据，成为本领域技术人员亟待解决的一个重要技术问题。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种浮栅测试器件及其制作方法，用于解决现有技术中不能实现对55nm及以下节点的2T_Cell闪存器件中控制晶体管的部分电学性能进行测试以为闪存器件的调试与改进提供依据的问题。
为实现上述目的及其他相关目的，本发明提供一种浮栅测试器件，包括：
衬底；
栅极，位于所述衬底上方，所述栅极包括从下往上依次层叠的第一栅介质层、第一栅多晶硅、第二栅介质层及第二栅多晶硅，所述第一栅多晶硅与所述第二栅多晶硅电连接且所述第一栅多晶硅与所述第二栅多晶硅均包括第一导电类型；
第一掺杂区及第二掺杂区，位于所述衬底的上表层，所述第一掺杂区与所述第二掺杂区在水平方向上间隔设置且所述栅极横跨于所述第一掺杂区及所述第二掺杂区上方，所述第一掺杂区及所述第二掺杂区均包括第二导电类型。
可选地，所述第一栅多晶硅的掺杂浓度范围是2e15 cm-3~3e15cm-3，所述第二栅多晶硅的掺杂浓度范围是3e15 cm-3~5e15cm-3。
可选地，所述第二掺杂区的掺杂浓度小于或等于所述第一掺杂区的掺杂浓度。
可选地，所述第一掺杂区的掺杂浓度范围是3e15 cm-3~5e15cm-3，所述第二掺杂区的掺杂浓度范围是5e14 cm-3~8e14cm-3。
可选地，所述第一掺杂区与源线电连接，所述第二掺杂区与位线电连接。
可选地，所述第二栅多晶硅贯穿所述第二栅介质层的至少一部分以与所述第一栅多晶硅电连接。
可选地，所述第一栅介质层包括氧化硅层，所述第二栅介质层包括氧化硅层-氮化硅层-氧化硅叠层结构。
可选地，所述第一导电类型包括P型或N型，所述第二导电类型包括N型或P型，所述第二导电类型与所述第一导电类型电性相反。
可选地，所述栅极还包括相对设置的第一侧墙及第二侧墙，所述第一侧墙遮盖至少一部分所述第一掺杂区，所述第二侧墙遮盖至少一部分所述第二掺杂区，所述第二侧墙的宽度大于或等于所述第一侧墙的宽度。
本发明还提供一种浮栅测试器件的制作方法，包括以下步骤：
提供一衬底；
形成栅极于所述衬底上方，所述栅极包括从下往上依次层叠的第一栅介质层、第一栅多晶硅、第二栅介质层及第二栅多晶硅，所述第一栅多晶硅与所述第二栅多晶硅电连接且所述第一栅多晶硅与所述第二栅多晶硅均包括第一导电类型；
形成第一掺杂区及第二掺杂区于所述衬底的上表层，所述第一掺杂区与所述第二掺杂区在水平方向上间隔设置且所述栅极横跨于所述第一掺杂区及所述第二掺杂区上方，所述第一掺杂区及所述第二掺杂区均包括第二导电类型。
如上所述，本发明的浮栅测试器件，能够为55nm及以下节点嵌入式闪存器件的器件调试提供依据，且该浮栅测试器件结构简单、工艺成熟，不需要增加额外的制作成本与制作工艺难度，对于嵌入式闪存器件的产品质量提升具有重要意义。本发明的浮栅测试器件的制作方法，能够制作得到为55nm及以下节点嵌入式闪存器件的器件调试提供依据的浮栅测试器件，制作步骤简单易实现且不会增加额外的制作成本。
附图说明
图1显示为一般的嵌入式闪存器件的剖面结构示意图。
图2显示为本发明的浮栅测试器件的剖面结构示意图。
图3显示为本发明的浮栅测试器件的俯视结构示意图。
图4显示为本发明的浮栅测试器件的制作方法步骤流程图。
图5显示为本发明的浮栅测试器件的制作方法中执行步骤S1后所得结构的剖面示意图。
图6显示为本发明的浮栅测试器件的制作方法中形成第一栅多晶硅后所得结构的剖面示意图。
图7显示为本发明的浮栅测试器件的制作方法中形成第二栅多晶硅后所得结构的剖面示意图。
图8显示为本发明的浮栅测试器件的制作方法中形成第一侧墙及第二侧墙后所得结构的剖面示意图。
图9显示为本发明的浮栅测试器件的制作方法中形成第一掺杂区及第二掺杂区后所得结构的剖面示意图。
元件标号说明：1 衬底，2 栅极，21 第一栅介质层，22 第一栅多晶硅，23 第二栅介质层，24 第二栅多晶硅，25 第一侧墙，26 第二侧墙，3 第一掺杂区，4 第二掺杂区，步骤S1~S3。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种浮栅测试器件，请参阅图2，显示为该浮栅层测试器件的剖面结构示意图，包括衬底1、栅极2、第一掺杂区3及第二掺杂区4，请结合参阅图3，显示为该浮栅测试器件的俯视结构示意图。
具体的，所述栅极2位于所述衬底1上方，所述栅极2包括从下往上依次层叠的第一栅介质层21、第一栅多晶硅22、第二栅介质层23及第二栅多晶硅24，所述第一栅多晶硅22与所述第二栅多晶硅24电连接且所述第一栅多晶硅22与所述第二栅多晶硅24均包括第一导电类型；所述第一掺杂区3及所述第二掺杂区4均位于所述衬底1的上表层，所述第一掺杂区3与所述第二掺杂区4在水平方向上间隔设置且所述栅极2横跨于所述第一掺杂区3及所述第二掺杂区4上方，所述第一掺杂区3及所述第二掺杂区4均包括第二导电类型。
作为示例，所述第一导电类型包括P型或N型，所述第二导电类型包括N型或P型，所述第二导电类型与所述第一导电类型电性相反。本实施例中所述第一导电类型为N型，所述第二导电类型为P型，也就是所述第一栅多晶硅22及所述第二栅多晶硅24均为N型掺杂多晶硅，所述第一掺杂区3及第二掺杂区4均为P型掺杂区，所述第一掺杂区3为源区，所述第二掺杂区4为内部节点区。
作为示例，所述第一栅多晶硅22的掺杂浓度范围是2e15cm-3~3e15cm-3，所述第二栅多晶硅24的掺杂浓度范围是3e15cm-3~5e15cm-3。即所述第一栅多晶硅22中N型元素的掺杂浓度小于或等于所述第二栅多晶硅24中N型元素的掺杂浓度。
作为示例，所述第二掺杂区4的掺杂浓度小于或等于所述第一掺杂区3的掺杂浓度，本实施例中所述第二掺杂区4的掺杂浓度小于所述第一掺杂区3的掺杂浓度。
进一步地，当所述第二掺杂区4的掺杂浓度小于所述第一掺杂区3的掺杂浓度时，所述第一掺杂区3的掺杂浓度范围是3e15 cm-3~5e15cm-3，所述第二掺杂区4的掺杂浓度范围是5e14cm-3~8e14cm-3。
作为示例，所述第二掺杂区4的宽度大于或等于所述第一掺杂区3的宽度，本实施例中所述第二掺杂区4的宽度大于所述第一掺杂区3的宽度。
具体的，再请参阅图1，常规的嵌入式闪存器件包括控制晶体管与选择晶体管（构成2T_Cell），内部节点区同时作为控制晶体管的漏区与选择晶体管的源区，为了能够实现选择晶体管与控制晶体管的正常工作，内部节点区的原始掺杂浓度在保持与源区、漏区相同的前提下，掺杂面积相对大于源区及漏区的掺杂面积，且为了保证性能稳定性和工艺稳定性，三个区域的掺杂深度保持一致，因此，经过离子注入后形成的内部节点区的宽度会大于源区及漏区的宽度。此外，由于常规嵌入式闪存器件中，内部节点区一方面作为选择晶体管的源区，通过对选择晶体管的栅极施加电压选中该选择晶体管所在存储单元进行电荷存储操作，内部节点区另一方面作为控制晶体管的漏区，在后续通过控制晶体管的栅极施加电压对控制晶体管的浮栅进行电荷存储或释放操作，此时，内部节点区应用于控制晶体管的漏区时整体掺杂浓度相对于原始掺杂浓度有所降低，因此，本实施例中，限定所述第二掺杂区4的宽度大于所述第一掺杂区3的宽度以及限定第二掺杂区4的浓度小于所述第一掺杂区3的掺杂浓度均是为了最大程度保持浮栅测试器件与常规嵌入式闪存器件中控制晶体管的结构及工作条件的一致性，对该浮栅测试器件进行电学性能测试的数据能够为嵌入式闪存器件的结构调试提供准确的依据。
作为示例，所述第一掺杂区3与源线（图2中所示SL）电连接，所述第二掺杂区4与位线（图2中所示BL）电连接。也就是，常规的嵌入式闪存器件包括控制晶体管与选择晶体管时，控制晶体管的栅极2横跨源区及内部节点区，选择晶体管的栅极2横跨内部节点区与漏区，源区与源线电连接，而漏区与位线连接，而本实施例的浮栅测试器件主要用于测试浮栅晶体管（对应控制晶体管）的电学性能，内部结构中不设有用于选择存储单元的选择晶体管，因此，位线直接与内部节点区电连接以构成电学性能测试的电学通路。
作为示例，所述第一栅介质层21包括氧化硅层，所述第二栅介质层23包括氧化硅层-氮化硅层-氧化硅叠层结构（即ONO层），当然，在其他实施例中所述第一栅介质层21及所述第二栅介质层23也可为其他合适的材料。
作为示例，所述第二栅多晶硅24贯穿所述第二栅介质层23的至少一部分以与所述第一栅多晶硅22电连接。由于形成第二介质层之后，第二介质层会覆盖所述第一栅多晶硅22的上表面（远离第一栅介质层21的一面），这样所述第一栅多晶硅22会被完全包覆于所述第一栅介质层21与所述第二栅介质层23之间，无法实现对所述第一栅多晶硅22的电性引出，因此，可以通过在第二栅介质层23上形成垂向贯穿的接触孔以使第二栅多晶硅24填入其中与第一栅多晶硅22直接电连接，后续直接通过第二栅多晶硅24实现第一栅多晶硅22的电性引出，并实现对浮栅测试器件的电性能测试操作。需要说明的是，由于浮栅测试器件仅为真正的闪存器件的电学性能测试提供依据，因此，在浮栅测试器件的结构中不需要考虑该浮栅测试器件对于电荷的存储功能。当然，在其他实施例中，所述第二栅多晶硅24与所述第一栅多晶硅22电连接方式也可根据实际需要选择其他合适的方法实现。
作为示例，所述栅极2还包括相对设置的第一侧墙25及第二侧墙26，所述第一侧墙25遮盖至少一部分所述第一掺杂区3，所述第二侧墙26遮盖至少一部分所述第二掺杂区4，所述第二侧墙26的宽度大于或等于所述第一侧墙25的宽度。所述第一侧墙25与所述第二侧墙26的作用是能够在后续离子注入过程中对第一掺杂区3及第二掺杂区4起到掩蔽作用，避免在对其他区域离子注入的过程中对其造成不利影响。此外，由于所述第二掺杂区4的宽度大于第一掺杂区3的宽度，为了能够保证第二侧墙26对第一掺杂区3的掩蔽效果，第二侧墙26的宽度优选为大于所述第一侧墙25的宽度，具体第一侧墙25与第二侧墙26的宽度在满足不影响电流的情况下基于实际需要进行设置。
具体的，本实施的浮栅测试器件，包括衬底、栅极、第一掺杂区及第二掺杂区，通过保证与常规嵌入式闪存器件中控制晶体管的结构及工作条件基本一致（除电荷存储功能外），包括栅极结构（包括第一栅多晶硅及第二栅多晶硅结构、两栅多晶硅的导电类型）、第一掺杂区及第二掺杂区的结构（导电类型、掺杂浓度差异及宽度设置）等，最大程度保持浮栅测试器件与控制晶体管都保持一致，基于该浮栅测试器件进行电学性能（包括Vt、Id、BV及GIDL等）测试，能够准确地为55nm及以下节点嵌入式闪存器件（2T_Cell类型）的器件调试（包括各结构层的掺杂浓度及尺寸都能够）提供依据。
本实施例的浮栅测试器件，能够为55nm及以下节点嵌入式闪存器件的器件调试提供依据，且该浮栅测试器件结构简单、工艺成熟，不需要增加额外的制作成本与制作工艺难度，对于嵌入式闪存器件的产品质量提升具有重要意义。
实施例二
本实施例提供一种浮栅测试器件的制作方法，该制作方法用于制作如实施例一所述的浮栅测试器件或其他合适的器件结构，请参阅图4，显示为该制作方法的步骤流程图，包括以下步骤：
S1：提供一衬底；
S2：形成栅极于所述衬底上方，所述栅极包括从下往上依次层叠的第一栅介质层、第一栅多晶硅、第二栅介质层及第二栅多晶硅，所述第一栅多晶硅与所述第二栅多晶硅电连接且所述第一栅多晶硅与所述第二栅多晶硅均包括第一导电类型；
S3：形成第一掺杂区及第二掺杂区于所述衬底的上表层，所述第一掺杂区与所述第二掺杂区在水平方向上间隔设置且所述栅极横跨于所述第一掺杂区及所述第二掺杂区上方，所述第一掺杂区及所述第二掺杂区均包括第二导电类型。
作为示例，所述第一导电类型包括P型或N型，所述第二导电类型包括N型或P型，所述第二导电类型与所述第一导电类型电性相反。本实施例中所述第一导电类型为N型，所述第二导电类型为P型。
首先，请参阅图5，执行步骤S1，提供一衬底1，所述衬底1包括常规半导体衬底，如硅衬底、硅锗衬底或碳化硅衬底等，本实施例中所述衬底1为P型掺杂硅衬底，在其他实施例中所述衬底1也可为N型掺杂硅衬底或其他合适的衬底。
作为示例，在执行步骤S2之前，还包括于所述衬底1中形成第一导电类型阱区（本实施例中为高压N阱，图中未显示）的步骤，后续步骤S2形成的栅极位于所述第一导电类型阱区的上方，后续步骤S3中形成的第一掺杂区3及第二掺杂区4均位于所述第一导电类型阱区的上表层。
接下来，再请参阅图6~图9，执行步骤S2，形成栅极2于所述衬底1上方，所述栅极2包括从下往上依次层叠的第一栅介质层21、第一栅多晶硅22、第二栅介质层23及第二栅多晶硅24，所述第一栅多晶硅22与所述第二栅多晶硅24电连接且所述第一栅多晶硅22与所述第二栅多晶硅24均包括第一导电类型。
作为示例，步骤S2包括以下步骤：
如图6所示，形成第一介质层（图中未标识）于所述衬底1上；形成第一多晶硅层（图中未标识）于所述第一介质层上；对所述第一多晶硅层及第一介质层进行刻蚀以获得第一栅多晶硅22及第一栅介质层21；如图7所示，形成第二介质层（图中未标识）于所述衬底1上，所述第二介质层覆盖所述第一栅多晶硅22，对所述第二介质层进行刻蚀以形成接触孔，所述接触孔显露所述第一栅多晶硅22的至少一部分；形成第二多晶硅层（图中未标识）于所述衬底1上，所述第二多晶硅层覆盖刻蚀后的所述第二介质层，所述第二多晶硅还填充进所述接触孔中以与所述第一栅多晶硅22连接；对所述第二多晶硅层进行刻蚀以获得第二栅多晶硅24。需要说明的是，上述步骤还包括对第一多晶硅层（或第一栅多晶硅22）及第二多晶硅层（或第二栅多晶硅24）进行N型元素掺杂的步骤，掺杂步骤的时机基于实际需要进行设置，在此不做具体限定。也就是，本实施例中形成所述栅极2的方法为自对准法，即在衬底上形成栅极后再进行离子注入形成掺杂区以使形成的栅极结构能够完全对准其下方两侧的掺杂区以实现较好的栅控效果，避免先形成掺杂区后再制作栅极时发生的偏移现象，造成电学性能测试的障碍。
作为示例，如图8所示，步骤S2还包括形成第一侧墙25及第二侧墙26的步骤，所述第一侧墙25与所述第二侧墙26相对设置于所述栅极2主体结构（所述第一栅介质层21、所述第一栅多晶硅22、所述第二栅介质层23及所述第二栅多晶硅24构成的结构）的两侧，所述第一侧墙25遮盖至少一部分所述第一掺杂区3，所述第二侧墙26遮盖至少一部分所述第二掺杂区4，所述第二侧墙26的宽度大于或等于所述第一侧墙25的宽度。
接下来，请参阅图9，执行步骤S3，形成第一掺杂区3及第二掺杂区4于所述衬底1的上表层，所述第一掺杂区3与所述第二掺杂区4在水平方向上间隔设置且所述栅极2横跨于所述第一掺杂区3及所述第二掺杂区4上方，所述第一掺杂区3及所述第二掺杂区4均包括第二导电类型。
作为示例，再请参阅图2，步骤S3后还包括形成源线（图2中所示SL）、位线（图2中所述BL）及浮栅线（图2中所示FG）的步骤，所述源线与所述第一掺杂区电连接以实现所述第一掺杂区的电性引出，所述位线与所述第二掺杂区电连接以实现所述第二掺杂区的电性引出，所述浮栅线与所述第二栅多晶硅连接以实现所述第一栅多晶硅的电性引出（即所述第二栅多晶硅作为第一栅多晶硅与所述浮栅线电连接的媒介以便于所述第一栅多晶硅的电性引出），后续通过源线、位线及浮栅线施加电压以构成对所述浮栅测试器件电学性能的测试通路。
作为示例，再请参阅图2，步骤S3后还包括形成钝化层（图2中未标识）的步骤，所述钝化层覆盖步骤S3后所得结构的上表面，所述钝化层的作用是为浮栅测试器件起到绝缘保护作用。
本实施例的浮栅测试器件的制作方法，能够制作得到为55nm及以下节点嵌入式闪存器件的器件调试提供依据的浮栅测试器件，制作步骤简单易实现且不会增加额外的制作成本。
综上所述，本发明的浮栅测试器件，能够为55nm及以下节点嵌入式闪存器件的器件调试提供依据，且该浮栅测试器件结构简单、工艺成熟，不需要增加额外的制作成本与制作工艺难度，对于嵌入式闪存器件的产品质量提升具有重要意义。本发明的浮栅测试器件的制作方法，能够制作得到为55nm及以下节点嵌入式闪存器件的器件调试提供依据的浮栅测试器件，制作步骤简单易实现且不会增加额外的制作成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (7)
1.一种浮栅测试器件，其特征在于，包括：
衬底；
栅极，位于所述衬底上方，所述栅极包括从下往上依次层叠的第一栅介质层、第一栅多晶硅、第二栅介质层及第二栅多晶硅，所述第一栅多晶硅与所述第二栅多晶硅电连接且所述第一栅多晶硅与所述第二栅多晶硅均包括第一导电类型；
第一掺杂区及第二掺杂区，位于所述衬底的上表层，所述第一掺杂区与所述第二掺杂区在水平方向上间隔设置且所述栅极横跨于所述第一掺杂区及所述第二掺杂区上方，所述第一掺杂区及所述第二掺杂区均包括第二导电类型，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度，所述第二掺杂区的宽度大于所述第一掺杂区的宽度；
其中，所述第一掺杂区与源线电连接，所述第二掺杂区与位线电连接；所述第二栅多晶硅贯穿所述第二栅介质层的至少一部分以与所述第一栅多晶硅电连接。
2.根据权利要求1所述的浮栅测试器件，其特征在于：所述第一栅多晶硅的掺杂浓度范围是2e15 cm-3~3e15cm-3，所述第二栅多晶硅的掺杂浓度范围是3e15 cm-3~5e15cm-3。
3.根据权利要求1所述的浮栅测试器件，其特征在于：所述第一掺杂区的掺杂浓度范围是3e15 cm-3~5e15cm-3，所述第二掺杂区的掺杂浓度范围是5e14 cm-3~8e14cm-3。
4.根据权利要求1所述的浮栅测试器件，其特征在于：所述第一栅介质层包括氧化硅层，所述第二栅介质层包括氧化硅层-氮化硅层-氧化硅叠层结构。
5.根据权利要求1所述的浮栅测试器件，其特征在于：所述第一导电类型包括P型或N型，所述第二导电类型包括N型或P型，所述第二导电类型与所述第一导电类型电性相反。
6.根据权利要求1所述的浮栅测试器件，其特征在于：所述栅极还包括相对设置的第一侧墙及第二侧墙，所述第一侧墙遮盖至少一部分所述第一掺杂区，所述第二侧墙遮盖至少一部分所述第二掺杂区，所述第二侧墙的宽度大于或等于所述第一侧墙的宽度。
7.一种浮栅测试器件的制作方法，其特征在于，包括以下步骤：
提供一衬底；
形成栅极于所述衬底上方，所述栅极包括从下往上依次层叠的第一栅介质层、第一栅多晶硅、第二栅介质层及第二栅多晶硅，所述第一栅多晶硅与所述第二栅多晶硅电连接且所述第一栅多晶硅与所述第二栅多晶硅均包括第一导电类型；
形成第一掺杂区及第二掺杂区于所述衬底的上表层，所述第一掺杂区与所述第二掺杂区在水平方向上间隔设置且所述栅极横跨于所述第一掺杂区及所述第二掺杂区上方，所述第一掺杂区及所述第二掺杂区均包括第二导电类型，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度，所述第二掺杂区的宽度大于所述第一掺杂区的宽度；
其中，所述第一掺杂区与源线电连接，所述第二掺杂区与位线电连接；所述第二栅多晶硅贯穿所述第二栅介质层的至少一部分以与所述第一栅多晶硅电连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311227320.6A CN116995065B (zh) | 2023-09-22 | 2023-09-22 | 一种浮栅测试器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311227320.6A CN116995065B (zh) | 2023-09-22 | 2023-09-22 | 一种浮栅测试器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116995065A CN116995065A (zh) | 2023-11-03 |
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Family
ID=88532310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311227320.6A Active CN116995065B (zh) | 2023-09-22 | 2023-09-22 | 一种浮栅测试器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116995065B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104465523A (zh) * | 2013-09-24 | 2015-03-25 | 中芯国际集成电路制造(北京)有限公司 | 闪存存储器的制造方法 |
| CN112018083A (zh) * | 2019-05-31 | 2020-12-01 | 台湾积体电路制造股份有限公司 | 存储器测试结构、集成电路及其形成方法 |
| CN114242143A (zh) * | 2022-01-10 | 2022-03-25 | 广州粤芯半导体技术有限公司 | 闪存存储器的写入方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI775049B (zh) * | 2020-02-20 | 2022-08-21 | 力晶積成電子製造股份有限公司 | 非揮發性記憶體元件及其製造方法 |
-
2023
- 2023-09-22 CN CN202311227320.6A patent/CN116995065B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104465523A (zh) * | 2013-09-24 | 2015-03-25 | 中芯国际集成电路制造(北京)有限公司 | 闪存存储器的制造方法 |
| CN112018083A (zh) * | 2019-05-31 | 2020-12-01 | 台湾积体电路制造股份有限公司 | 存储器测试结构、集成电路及其形成方法 |
| CN114242143A (zh) * | 2022-01-10 | 2022-03-25 | 广州粤芯半导体技术有限公司 | 闪存存储器的写入方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116995065A (zh) | 2023-11-03 |
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