CN104183542B - 电熔丝结构及其形成方法、半导体器件及其形成方法 - Google Patents

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Abstract

本发明的实施例中提供了多种电熔丝结构及其形成方法、半导体器件及其形成方法，例如向纳米线或者鳍部内掺杂，形成电熔丝结构，在形成全包围栅晶体管或鳍式场效应晶体管的同时，形成与之对应的电熔丝结构，实现了形成电熔丝结构、以及半导体器件的多样性。并且，当形成电熔丝结构的步骤寄生于形成全包围栅晶体管或鳍式场效应晶体管的步骤之中时，不会增加额外的工艺步骤，生产成本低。

Description

电熔丝结构及其形成方法、半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及电熔丝结构及其形成方法、半导体器件及其形成方法。
背景技术
在集成电路领域，熔丝（Fuse）是指在集成电路中形成的一些可以熔断的连接线。最初，熔丝是用于连接集成电路中的冗余电路，一旦检测发现集成电路具有缺陷，就利用熔丝修复或者取代有缺陷的电路。熔丝一般为激光熔丝（Laser Fuse）和电熔丝（ElectricalFuse，以下简称E-fuse）两种。随着半导体技术的发展，E-fuse逐渐取代了激光熔丝。
一般的，电熔丝结构可以用金属（铝、铜等）或硅制成，现有技术中一种典型的电熔丝结构如图1所示，该电熔丝结构形成在半导体衬底中的浅沟槽隔离结构（STI）100上，其包括阳极101和阴极103，以及位于阳极101和阴极103之间与两者相连接的细条状的熔丝102，其中阳极101和阴极103表面具有接触插塞104。当阳极101和阴极103之间通过较大的瞬间电流时，熔丝102被熔断。根据熔丝102实际条宽和厚度，具体熔断熔丝102所需的电流不尽相同，通常为几百毫安。熔丝102未被熔断的状态下，电熔丝结构处为低阻态（如电阻为R），当熔丝102被熔断后的状态下，电熔丝结构处为高阻态（如电阻为无穷大）。
由于其具有通过电流可实现低阻向高阻转化的特性，电熔丝结构除了在冗余电路中的应用外，还具有更广泛的应用，如：内建自测（Build in self test，简称BIST）技术、自修复技术、一次编程（One Time Program，简称OTP）芯片、片上系统（System On Chip，简称SoC）等等。
现有技术中，参考图1，电熔丝结构的形成方法如下：
步骤S11，提供半导体衬底，在所述半导体衬底内形成浅沟槽隔离结构100；
步骤S12，在所述浅沟槽隔离结构100表面形成多晶硅层，在多晶硅层的表面形成图形化的掩膜层，以所述图形化的掩膜层为掩膜刻蚀多晶硅层，形成两端宽大，并且与两端相连接的中间细长的半导体结构。
步骤S13，去除所述掩膜层，在所述半导体结构表面形成金属硅化物，在所述半导体结构的两端的金属硅化物表面形成导电插塞104，形成阳极101和阴极103，所述阳极101和阴极103之间的细长的半导体结构为熔丝102。
然而，现有技术形成的电熔丝结构及其形成方法单一，且通常在形成平面晶体管时形成电熔丝，如何实现电熔丝结构及形成方法的多样化，例如，在形成非平面晶体管（例如全包围栅晶体管（Gate-All-Around，GAA）、鳍式场效应晶体管）形成电熔丝，成为亟需解决的问题。
更多关于电熔丝结构的相关信息可参考公开号为US20050214982A1的美国专利申请。
发明内容
本发明解决的问题是提供电熔丝结构及其形成方法、半导体器件及其形成方法，实现电熔丝结构及形成方法的多样化。
为解决上述问题，本发明的实施例提供了一种电熔丝结构的形成方法，包括：提供绝缘体上半导体衬底，所述绝缘体上半导体衬底包括顶层半导体层；刻蚀所述顶层半导体层形成纳米线，所述纳米线用于形成包括阴极、阳极和熔断区的电熔丝结构；在所述纳米线的两端掺杂，形成电熔丝结构的阴极和阳极，以及位于所述阴极和阳极之间的熔断区。
可选地，还包括：在形成电熔丝的阴极和阳极前，在纳米线的中间掺杂，形成具有掺杂的熔断区。
可选地，还包括：形成多个导电插塞，所述多个导电插塞分别于所述阴极和阳极电连接。
相应的，发明人还提供了一种电熔丝结构，包括：绝缘体上半导体衬底，所述绝缘体上半导体衬底包括背衬底、覆盖背衬底表面的隐埋氧化物层、和覆盖隐埋氧化物层表面的顶层半导体层；位于所述隐埋氧化物层表面的纳米线，所述纳米线由所述顶层半导体层形成，用于形成包括阴极、阳极和熔断区的电熔丝结构；其中，所述电熔丝结构的阴极和阳极分别位于所述纳米线的两端，其内部具有掺杂；所述电熔丝结构的熔断区位于阴极和阳极之间。
可选地，所述熔断区内具有掺杂。
可选地，还包括：覆盖所述阴极、阳极和熔断区的层间介质层；贯穿所述层间介质层的多个导电插塞，所述导电插塞分别与所述阴极和阳极电连接。
相应的，发明人还提供了一种半导体器件的形成方法，包括：提供绝缘体上半导体衬底，所述绝缘体上半导体衬底包括背衬底、覆盖背衬底表面的隐埋氧化物层、和覆盖隐埋氧化物层表面的顶层半导体层；刻蚀所述顶层半导体层形成第一纳米线和与之分立的第二纳米线；至少去除部分厚度的隐埋氧化物层，使第一纳米线和第二纳米线的中间悬空、而两端具有支撑；待形成中间悬空、而两端具有支撑的第一纳米线后，形成覆盖所述第一纳米线表面的栅极结构；形成所述栅极结构后，在第一纳米线的两端掺杂形成全包围栅晶体管的源极和漏极；在所述第二纳米线的两端掺杂形成电熔丝结构的阴极和阳极，以及位于所述阴极和阳极之间的熔断区。
可选地，所述形成全包围栅晶体管的源极和漏极的步骤、和所述形成电熔丝结构的阴极和阳极的步骤同时进行。
可选地，还包括：形成栅极结构前，向中间悬空、而两端具有支撑的第一纳米线和第二纳米线的中间掺杂，形成中间具有掺杂的第一纳米线和中间具有掺杂的第二纳米线。
可选地，向中间悬空、而两端具有支撑的第一纳米线和第二纳米线的中间掺杂的离子类型与在第一纳米线的两端掺杂的离子类型、以及在所述第二纳米线的两端掺杂的离子类型相同。
可选地，还包括：形成中间具有掺杂的第一纳米线和中间具有掺杂的第二纳米线后，对所述第一纳米线和第二纳米线的表面和两个端面进行修复。
可选地，所述修复采用的工艺为退火工艺或热氧化工艺。
可选地，还包括：形成覆盖所述全包围栅晶体管和电熔丝结构的层间介质层；在所述层间介质层内形成多个导电插塞，所述多个导电插塞分别与所述全包围栅晶体管的源极和漏极、以及电熔丝结构的阴极和阳极电连接。
可选地，所述刻蚀所述顶层半导体层的工艺为各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
可选地，所述湿法刻蚀工艺采用的化学试剂为氢氧化钾、氨水或四甲基氢氧化氨。
可选地，所述去除部分厚度的隐埋氧化物层的工艺为各向同性的湿法刻蚀工艺，且刻蚀液为酸性溶液。
可选地，所述酸性溶液为氢氟酸、磷酸、氢氟硝酸或氢氟醋酸。
相应的，发明人还提供了一种半导体器件，包括：绝缘体上半导体衬底，所述绝缘体上半导体衬底包括背衬底、覆盖背衬底表面的隐埋氧化物层、和覆盖隐埋氧化物层表面的顶层半导体层；位于所述绝缘体上半导体衬底表面的全包围栅晶体管和与之隔离的电熔丝结构；其中，所述全包围栅晶体管包括作为沟道区的第一纳米线、覆盖所述第一纳米线的栅极结构、以及位于所述栅极结构两侧的源极和漏极，所述第一纳米线由刻蚀所述顶层半导体层后形成；所述电熔丝结构包括作为位于第二纳米线中间的熔断区，以及位于所述第二纳米线两端的阴极和阳极。
可选地，所述全包围栅晶体管的源极和漏极、以及电熔丝结构的阳极和阴极中掺杂的离子类型相同。
可选地，所述全包围栅晶体管的沟道区和电熔丝结构的熔断区内具有掺杂，所述沟道区和熔断区内的掺杂离子类型与全包围栅晶体管的源极和漏极、以及电熔丝结构的阳极和阴极中掺杂的离子类型相同。
可选地，所述电熔丝结构的材料为WSi2、CoSi2或NiPtSi。
相应的，发明人还提供了一种电熔丝结构的形成方法，包括：提供半导体衬底，所述半导体衬底具有凸起的鳍部，所述鳍部具有第一掺杂类型；向所述鳍部的顶部进行离子掺杂，形成具有第二掺杂类型的电熔丝，所述第二掺杂类型与所述第一掺杂类型相反；形成覆盖所述电熔丝表面和半导体衬底的层间介质层；形成位于所述层间介质层内的多个导电插塞，所述多个导电插塞分别与电熔丝的两端电连接。
可选地，所述半导体衬底包括阱区和形成于所述阱区表面的掺杂区，所述掺杂区与阱区具有相反的掺杂类型。
可选地，还包括：向所述鳍部的顶部进行离子掺杂前，形成覆盖所述鳍部的顶部的硅层。
可选地，还包括：形成覆盖所述鳍部顶部表面的金属硅化物层，所述导电插塞位于所述金属硅化物层表面。
可选地，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂；或者所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂。
可选地，所述导电插塞的形成方法包括：在所述层间介质层的表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述层间介质层形成开口，所述开口的底部露出所述电熔丝；向所述开口内填充导电材料，形成导电插塞。
相应的，发明人还提供了一种电熔丝结构，包括：半导体衬底，所述半导体衬底具有凸起的鳍部，所述鳍部具有第一掺杂类型；具有第二掺杂类型的电熔丝，所述电熔丝由向位于所述鳍部的顶部掺杂形成，所述第二掺杂类型与所述第一掺杂类型相反；覆盖所述电熔丝表面和半导体衬底的层间介质层；位于所述层间介质层内的多个导电插塞，所述多个导电插塞分别与电熔丝的两端电连接。
可选地，所述半导体衬底包括阱区和形成于所述阱区表面的掺杂区，所述掺杂区与阱区具有相反的掺杂类型。
可选地，还包括：覆盖所述鳍部的顶部的硅层。
可选地，还包括：覆盖所述鳍部顶部表面的金属硅化物层，所述导电插塞位于所述金属硅化物层表面。
可选地，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂；或者所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂。
相应的，发明人还提供了一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底具有凸起的第一鳍部和第二鳍部，相邻鳍部之间具有浅沟槽隔离结构，所述第一鳍部和第二鳍部具有第一掺杂类型；向所述第二鳍部的顶部掺杂，形成具有第二掺杂类型的电熔丝；形成具有第一鳍部的鳍式场效应晶体管，所述鳍式场效应管的形成步骤包括：形成横跨所述第一鳍部的顶部和侧壁的栅极结构；以所述栅极结构为掩膜，向所述第一鳍部内掺杂，形成具有第二掺杂类型的源极和漏极；形成覆盖所述鳍式场效应晶体管和电熔丝的层间介质层；
形成贯穿所述层间介质层的多个导电插塞，所述导电插塞分别与鳍式场效应晶体管的源极和漏极、以及电熔丝的两端电连接。
可选地，所述半导体衬底包括阱区和形成于所述阱区表面的掺杂区，所述掺杂区与阱区具有相反的掺杂类型。
可选地，所述形成源极和漏极、以及向所述第二鳍部的顶部掺杂的工艺在同一工艺步骤中形成。
可选地，还包括：形成源极、漏极和电熔丝前，形成覆盖所述栅极结构两侧的第一鳍部顶部表面和第二鳍部的顶部的硅层。
可选地，还包括：形成覆盖所述源极和漏极、以及第二鳍部顶部的金属硅化物层，所述导电插塞与所述金属硅化物层电连接。
可选地，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂；或者所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂。
相应的，发明人还提供了一种半导体器件，包括：半导体衬底，所述半导体衬底具有凸起的第一鳍部和第二鳍部，相邻鳍部之间具有浅沟槽隔离结构，所述第一鳍部和第二鳍部具有第一掺杂类型；具有第二掺杂类型的电熔丝，所述电熔丝由向所述第二鳍部的顶部掺杂后形成；具有第一鳍部的鳍式场效应晶体管，所述鳍式场效应管包括：横跨所述第一鳍部的顶部和侧壁的栅极结构；以及位于所述栅极结构两侧的第一鳍部内的源极和漏极，所述源极和漏极具有第二掺杂类型；覆盖所述鳍式场效应晶体管和电熔丝的层间介质层；贯穿所述层间介质层的多个导电插塞，所述导电插塞分别与鳍式场效应晶体管的源极和漏极、以及电熔丝的两端电连接。
可选地，还包括：覆盖所述栅极结构两侧的第一鳍部顶部表面和第二鳍部的顶部的硅层。
可选地，所述半导体衬底包括阱区和形成于所述阱区表面的掺杂区，所述掺杂区与阱区具有相反的掺杂类型。
可选地，还包括：覆盖所述源极和漏极、以及第二鳍部顶部的金属硅化物层，所述导电插塞与所述金属硅化物层电连接。
可选地，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂；或者所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例的电熔丝结构的形成方法，刻蚀形成纳米线后，在所述纳米线的两端掺杂形成电熔丝结构，此种形成方法简单，形成的电熔丝结构新颖，实现了形成的电熔丝结构的多样性。
本发明实施例的电熔丝结构由两端掺杂的纳米线构成，其结构简单，电熔丝的结构多样。
进一步的，提供了一种半导体器件的形成方法，在半导体衬底上形成第一纳米线和与之分立第二纳米线，所述第一纳米线后续形成全包围栅晶体管，而所述第二纳米线后续形成电熔丝结构，实现了半导体器件的形成方法的多样性，且电熔丝结构新颖。
进一步的，所述形成全包围栅晶体管的源极和漏极的步骤、和所述形成电熔丝结构的阴极和阳极的步骤同时进行，即形成所述电熔丝结构的步骤寄生在形成全包围栅晶体管的步骤之中，形成所述半导体器件的过程中，不会增加额外的工艺步骤，其生产成本低。
相应的，由于所述电熔丝结构和全包围栅晶体管位于同一绝缘体上半导体衬底中，所述半导体器件的结构新颖，其应用范围更广。
本发明的实施例还提供了一种电熔丝结构的形成方法，形成凸起的鳍部后，在所述鳍部的顶部掺杂，形成电熔丝，实现了电熔丝结构的多样化。并且，半导体衬底和鳍部顶部的掺杂类型相反，半导体衬底和鳍部顶部构成P-N结，有效隔离电熔丝，其成本低，开创了直接在有源区上形成电熔丝的先例。
所述电熔丝结构由在鳍部的顶部掺杂后形成，其结构新颖，实现了电熔丝结构的多样化。并且，由于半导体衬底和鳍部顶部的掺杂类型相反，半导体衬底和鳍部顶部构成P-N结，有效隔离电熔丝，其成本低。
进一步的，提供了一种半导体器件的形成方法，在同一半导体衬底上形成第一鳍部和第二鳍部，所述第一鳍部用于形成鳍式场效应晶体管，所述第二鳍部则用于形成电熔丝结构，实现了形成的半导体器件的多样性。并且，在所述半导体衬底和鳍部顶部的掺杂类型相反，半导体衬底和鳍部顶部构成P-N结，有效隔离电熔丝，其成本低。
进一步的，所述形成源极和漏极、以及向所述第二鳍部的顶部掺杂的工艺在同一工艺步骤中形成，即形成电熔丝结构的步骤寄生于形成鳍式场效应晶体管的步骤之中，不会增加额外的工艺步骤，形成方法简单，且生产成本低。
相应的，提供的半导体器件中，包括位于同一半导体衬底的电熔丝结构和鳍式场效应晶体管，所述半导体器件的结构多样化，应用范围更广。
附图说明
图1是现有技术的电熔丝的剖面结构示意图；
图2A-图15C是本发明第一实施例的半导体器件的形成过程的剖面结构示意图；
图16是本发明第二实施例的电熔丝结构的形成过程的剖面结构示意图；
图17-图26是本发明第三实施例的半导体器件的形成过程的剖面结构示意图；
图27和图28是本发明第四实施例的电熔丝结构的形成过程的剖面结构示意图；
图29是本发明第五实施例的电熔丝结构的形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，现有技术通常在形成平面晶体管时形成电熔丝，其形成方法及结构较为单一。
经过研究后，发明人提供了半导体器件的形成方法及结构，可分别在形成全包围栅晶体管和同时形成电熔丝的方法及结构，以及在形成鳍式场效应晶体管的同时形成电熔丝，有效实现了形成半导体器件的方法和结构多样性。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
第一实施例
在本发明的第一实施例中，发明人提供了一种在形成全包围栅晶体管时形成电熔丝的形成方法及结构。
请结合参考图2A、2B、2C，其中，图2A为本发明第一实施例的半导体器件的形成过程的俯视结构示意图，图2B为图2A沿X-X’方向的剖面结构示意图；图2C为图2A沿Y-Y’方向的剖面结构示意图。
需要说明的是，为便于理解本发明，在本发明的实施例中，沿X-X’方向的剖面结构示意图均只示出了该截面上的结构。
提供包括第一区域I和第二区域II的绝缘体上半导体衬底（SOI）200，其中所述第一区域I用于形成全包围栅晶体管，所述第二区域II用于形成电熔丝结构。
所述绝缘体上半导体衬底200用于为后续工艺提供平台，并形成纳米线。所述绝缘体上半导体衬底200包括背衬底201、覆盖背衬底201表面的隐埋氧化物层（BOX）203、和覆盖隐埋氧化物层203表面的顶层半导体层205。其中，所述顶层半导体层205后续被刻蚀形成纳米线，其材料为单晶硅或单晶锗。
本发明的实施例中，所述背衬底201的材料为单晶硅，且掺杂有P型离子；所述隐埋氧化物层203的材料为氧化硅，所述顶层半导体层205的材料为单晶硅。
请继续参考图2A、2B、2C，形成位于所述绝缘体上半导体衬底200表面的第一掩膜层207，所述第一掩膜层207定义出第一区域I和第二区域II的纳米线。
所述第一掩膜层207用于在后续刻蚀顶层半导体层205时作为掩膜。本发明的第一实施例中，所述第一掩膜层207的材料为光阻（PR）材料，其形成工艺为曝光、显影等工艺，在此不再赘述。
需要说明的是，在本发明的其他实施例中，还可以：在形成第一掩膜层207前，形成覆盖所述绝缘体上半导体衬底表面的硬掩膜层（未图示）。所述硬掩膜层的材料为氧化硅、氮化硅或氮氧化硅，用于保护绝缘体上半导体衬底表面，在此不再赘述。
请参考图3A、3B、3C，其中，图3A为本发明第一实施例的半导体器件的形成过程的俯视结构示意图；图3B为图3A沿X-X’方向的剖面结构示意图；图3C为图3A沿Y-Y’方向的剖面结构示意图。
以所述第一掩膜层207（请参考图2A、2B、2C）为掩膜，刻蚀所述顶层半导体层205（如图图2A、2B、2C所示）直至暴露出隐埋氧化物层203，形成位于第一区域I的第一纳米线205a和位于第二区域II的第二纳米线205b；并在形成第一纳米线205a和第二纳米线205b之后，去除所述第一掩膜层207。
刻蚀所述顶层半导体层205的工艺为各向异性的干法刻蚀或湿法刻蚀工艺。在本发明的实施例中，采用各向异性的湿法刻蚀工艺刻蚀所述顶层半导体层205，所述湿法刻蚀工艺采用的化学试剂为氢氧化钾（KOH）、氨水（NH4OH）或四甲基氢氧化氨（TMAH）。由于上述化学试剂在垂直于顶层半导体层205表面方向上刻蚀速率较快，可快速去除暴露于第一掩膜层207外的顶层半导体层205。
需要说明的是，在本发明的其他实施例中，还可以采用各向异性的干法刻蚀工艺刻蚀所述顶层半导体层205。
所述第一纳米线205a用于后续作为全包围栅晶体管的沟道区。所述第一纳米线205a的材料与顶层半导体层205的材料相同，为单晶硅或单晶锗。本发明的实施例中，所述第一纳米线205a的材料为单晶硅。
所述第二纳米线205b用于后续形成电熔丝结构。所述第二纳米线205b的材料与顶层半导体层205的材料相同，为单晶硅或单晶锗。本发明的实施例中，所示第二纳米线205b的材料为单晶硅。
形成第一纳米线205a和第二纳米线205b后，去除所述第一掩膜层207，以利于后续工艺的进行。本发明的实施例中，采用灰化工艺或刻蚀工艺去除所述第一掩膜层207。
请结合参考图4A、4B、4C，其中，图4A为本发明第一实施例的半导体器件的形成过程的俯视结构示意图；图4B为图4A沿X-X’方向的剖面结构示意图；图4C为图4A沿Y-Y’方向的剖面结构示意图。
形成位于第一纳米线205a的两端、第二纳米线205b的两端以及隐埋氧化物层203表面的第二掩膜层209。
所述第二掩膜层209用于为后续形成悬空的第一纳米线205a和悬空的第二纳米线205b作准备。本发明的实施例中，所述第二掩膜层209的材料为光阻材料，其形成工艺包括曝光、显影等工艺。
需要说明的是，图4A中的X-X’方向针对第二纳米线205b。因此，图4B中仅示出了第二纳米线205b。
请结合参考图5A、5B、5C，其中，图5A为本发明第一实施例的半导体器件的形成过程的俯视结构示意图；图5B为图5A沿X-X’方向的剖面结构示意图；图5C为图5A沿Y-Y’方向的剖面结构示意图。
以所述第二掩膜层209为掩膜，至少去除部分厚度的隐埋氧化物层203（如图4A、4B、4C所示），使第一纳米线205a和第二纳米线205b的中间悬空，而两端具有支撑。
所述去除部分厚度的隐埋氧化物层203用于使第一纳米线205a和第二纳米线205b中间悬空，而两端具有支撑，形成空隙208，以利于后续有足够的空间形成覆盖所述第一纳米线205a的栅介质层和栅电极层。所述去除部分厚度的隐埋氧化物层203的工艺为各向同性的湿法刻蚀工艺，且刻蚀液为酸性溶液，例如氢氟酸、磷酸、氢氟硝酸或氢氟醋酸等，以更快的去除所述隐埋氧化物层203。在本发明的实施例中，采用氢氟酸去除所述部分厚度的隐埋氧化物层203，使得剩余的部分隐埋氧化物层203a与第一纳米线205a、第二纳米线205b之间具有空隙208。
需要说明的是，在本发明的其他实施例中，还可以：去除暴露于第二掩膜层209外的全部厚度的隐埋氧化物层203，只要使第一纳米线205a和第二纳米线205b悬空，后续有足够的空间形成覆盖所述第一纳米线205a的栅介质层和栅电极层即可。
请结合参考图6A、6B、6C，其中，图6A为本发明第一实施例的半导体器件的形成过程的俯视结构示意图；图6B为图6A沿X-X’方向的剖面结构示意图；图6C为图6A沿Y-Y’方向的剖面结构示意图。
以所述第二掩膜层209为掩膜，向中间悬空、而两端具有支撑的第一纳米线205a和第二纳米线205b的中间掺杂，形成中间具有掺杂的第一纳米线205c和中间具有掺杂的第二纳米线205d。
向所述中间悬空、而两端具有支撑的第一纳米线205a（如图8所示）内掺杂，用于后续提高全包围栅晶体管的沟道区的载流子迁移率。向所述中间悬空、而两端具有支撑的第二纳米线205b（如图8所示）内掺杂，用于后续在第二源极和第二漏极施加电流时，掺杂的离子在第二纳米线205d的一端聚集，引起第二纳米线205d在Y-Y’方向上各处的电阻的变化，使第二纳米线205d在Y-Y’方向上某处电阻增大到一定值或者发生熔断，后续可作为电熔丝结构的熔断区使用。
所述掺杂的离子类型可依据实际情况予以选择，既可以是N型离子，也可以是P型离子。在本发明的实施例中，可选择N型重掺杂。
需要说明的是，本发明的实施例中，中间具有掺杂的第一纳米线205c、中间具有掺杂的第二纳米线205d沿X-X’方向的剖面形状仍然为方形。
需要说明的是，在本发明的其他实施例中，所述形成中间具有掺杂的第一纳米线205c和中间具有掺杂的第二纳米线205d的步骤可选择性执行。
请结合参考图7A、7B、7C，其中，图7A为本发明第一实施例的半导体器件的形成过程的俯视结构示意图；图7B为图7A沿X-X’方向的剖面结构示意图；图7C为图7A沿Y-Y’方向的剖面结构示意图。
形成中间具有掺杂的第一纳米线205c（如图6A、6B、6C所示）和中间具有掺杂的第二纳米线205d（如图6A、6B、6C所示）后，去除所述第二掩膜层209（如图6A、6B、6C所示），并对所述第一纳米线205c和第二纳米线205d的表面和两个端面进行修复，形成包裹所述掺杂的第一纳米线205e和掺杂的第二纳米线205f的修复层211。
去除所述第二掩膜层209的工艺为灰化工艺或刻蚀工艺。由于去除所述第二掩膜层209的工艺为本领域技术人员所熟知，在此不再赘述。
发明人发现，前述掺杂工艺时的强大冲击力容易对第一纳米线205c和第二纳米线205d表面造成损伤，并且，在去除所述第二掩膜层209时，也容易对第一纳米线205c和第二纳米线205d表面以及各自的两个端面造成损伤，影响后续形成的半导体器件的性能。如果对遭受损伤的第一纳米线205c和第二纳米线205d表面和两个端面予以修复，有助于提高半导体器件的性能。所述修复可以采用退火工艺或热氧化工艺。
在本发明的第一实施例中，优选采用热氧化工艺对第一纳米线205c和第二纳米线205d表面和两个端面予以修复，不仅可以形成包裹所述第一纳米线205e和掺杂的第二纳米线205f的修复层211，而且修复后第一纳米线205e和第二纳米线205f沿X-X’方向的截面形状由方形变为圆形，可进一步增加全包围栅晶体管的栅极宽度，提高半导体器件中全包围栅晶体管的性能。本发明的第一实施例中，所述修复层211的材料为氧化硅，由氧化部分第一纳米线205c和部分第二纳米线205d后得到。
需要说明的是，上述形成修复层211的步骤可以选择性的执行。所不同的是，形成修复层211有助于修复前述掺杂工艺对纳米线造成的损伤，利于提高半导体器件的性能。
请结合参考图8A、8B、8C，其中，图8A为本发明第一实施例的半导体器件的形成过程的俯视结构示意图，并且，为便于理解本发明，图8A中的栅极结构用虚线示出，且图8A中X-X’方向针对的是第一纳米线205e；图8B为图8A沿X-X’方向的剖面结构示意图；图8C为图8A沿Y-Y’方向的剖面结构示意图。
修复形成第一纳米线205e和第二纳米线205f后，去除部分修复层211，仅保留支撑第一纳米线205e和第二纳米线205f的部分修复层211，形成覆盖所述第一纳米线205e表面的栅极结构213。
其中，所述栅极结构213的形成步骤包括：形成覆盖所述第一纳米线205e表面的栅介质层213a；形成覆盖所述栅介质层213a的栅电极层213b。其中，所述栅介质层213a的材料为氧化硅或高K介质，所述栅电极层213b的材料为多晶硅或金属，在此不再赘述。
需要说明的是，本发明的实施例中，所述支撑第一纳米线205e的部分修复层211和栅介质层213a共同包裹所述第一纳米线205e。
需要说明的是，由于第二区域II并不用形成全包围栅晶体管，因此，在形成栅极结构213前，可先采用光刻胶层212遮住第二区域II的第二纳米线205f，在此不再赘述。
请结合参考图9A、9B、9C，其中，图9A为本发明第一实施例的半导体器件的形成过程的俯视结构示意图；图9B为图9A沿X-X’方向的剖面结构示意图；图9C为图9A沿Y-Y’方向的剖面结构示意图。
刻蚀暴露出的部分栅极结构213，并在刻蚀后剩余的栅极结构213的侧壁形成侧墙216。刻蚀后剩余的栅极结构213中的栅电极层213b后续用于作为全包围栅晶体管的栅极。所述侧墙216则用于后续掺杂时保护剩余的栅极结构213不受破坏，并定义出源极和漏极。所述侧墙216的材料为氮化硅、氮氧化硅等。
需要说明的是，在前述刻蚀部分修复层211的步骤中，位于所述隐埋氧化物层203表面起支撑第一纳米线205e的部分修复层211并未被去除，所述未被去除的部分修复层211如图9B所示。
请结合参考图10A、10B、10C，其中，图10A为本发明第一实施例的半导体器件的形成过程的俯视结构示意图；图10B为图10A沿X-X’方向的剖面结构示意图；图10C为图10A沿Y-Y’方向的剖面结构示意图。
去除所述光刻胶层212，并形成位于第二纳米线205f表面的第四掩膜层218，所述第四掩膜层218位于第二区域II的空隙208上方，并暴露出第二纳米线205f的两端。本发明的实施例中，所述第四掩膜层218为光刻胶层。
请结合参考图11A、11B、11C，其中，图11A为本发明第一实施例的半导体器件的形成过程的俯视结构示意图，为便于理解本发明，图11A中示出了被覆盖住的第一源区219、第一漏区221、第二源区223和第二漏区225；图11B为图11A沿X-X’方向的剖面结构示意图；图11C为图11A沿Y-Y’方向的剖面结构示意图。
以所述栅极结构213、侧墙216和第四掩膜层218为掩膜，向暴露出的所述第一纳米线205c和第二纳米线205d的两端掺杂，形成位于第一区域I的第一源区219和第一漏区221、以及位于第二区域II的第二源区223和第二漏区225。
所述第一源区219和第一漏区221用于后续形成作为全包围栅晶体管的源极和漏极。所述第二源区223和第二漏区225用于后续作为电熔丝结构的阴极和阳极，后续所述阴极和阳极各自与导电插塞电连接，使位于阴极和阳极之间的熔断区内部有电流通过。本发明的实施例中，所述第一源区219、第一漏区221、第二源区223和第二漏区225在同一工艺步骤中形成，即同时进行，不会增加额外的工艺步骤。
需要说明的是，在本发明的实施例中，向中间悬空、而两端具有支撑的第一纳米线205c和第二纳米线205d的中间掺杂的离子类型与向第一纳米线205c的两端掺杂的离子类型、以及向所述第二纳米线205d的两端掺杂的离子类型相同。
请结合参考图12A、12B、12C，其中，图12A为本发明第一实施例的半导体器件的形成过程的俯视结构示意图；图12B为图12A沿X-X’方向的剖面结构示意图；图12C为图12A沿Y-Y’方向的剖面结构示意图。
形成覆盖所述第一源区219、第一漏区221、第二源区223和第二漏区225表面的金属硅化物层226。所述金属硅化物层226用于后续降低导电插塞229与所述第一源区219、第一漏区221、第二源区223和第二漏区225间界面处的接触电阻。
请结合参考图13A、13B、13C，其中，图13A为本发明第一实施例的半导体器件的形成过程的俯视结构示意图；图13B为图13A沿X-X’方向的剖面结构示意图；图13C为图13A沿Y-Y’方向的剖面结构示意图。
形成金属硅化物层226后，去除第四掩膜层218（如图12A、12B中所示）。去除所述第四掩膜层218的工艺为刻蚀工艺或灰化工艺，在此不再赘述。
请结合参考图14A、14B、14C，其中，图14A为本发明第一实施例的半导体器件的形成过程的俯视结构示意图；图14B为图14A沿X-X’方向的剖面结构示意图；图14C为图14A沿Y-Y’方向的剖面结构示意图。
去除第三掩膜层和第四掩膜层后，形成覆盖所述栅极结构213、侧墙216、金属硅化物层226、修复层211和隐埋氧化物层203的层间介质层227。
所述层间介质层227用于后续隔离相邻的导电插塞、全包围栅晶体管等导电元件。所述层间介质层227的材料为氧化硅、氮化硅或氮氧化硅等，其形成工艺为化学气相沉积工艺，在此不再赘述。本发明的实施例中，所述层间介质层227的材料为氮氧化硅，并且，所述层间介质层227填充满所述空隙208（如图13B所示），包裹第二纳米线205f，由于层间介质层227的导热能力较弱，在后续施加电流至电熔丝结构时，电熔丝结构产生的热量无法及时扩散，因此，电熔丝结构的阻值变化会较大，有助于熔断。
需要说明的是，当形成有金属硅化物层226时，所述金属硅化物层226也为电熔丝结构的一部分。因此，所述电熔丝结构的材料为自对准多晶硅物（salicide）或非硅化物（non-silicide），例如WSi2、CoSi2或NiPtSi等。
请结合参考图15A、15B、15C，其中，图15A为本发明第一实施例的半导体器件的形成过程的俯视结构示意图；图15B为图15A沿X-X’方向的剖面结构示意图；图15C为图15A沿Y-Y’方向的剖面结构示意图。
形成位于所述层间介质层227内的多个导电插塞229，所述多个导电插塞229分别与第一源区219、第一漏区221、第二源区223和第二漏区225电连接。
所述导电插塞229用于电连接全包围栅晶体管的源极和漏极、电熔丝结构的阴极和阳极，即电连接第一源区219、第一漏区221、第二源区223和第二漏区225。所述导电插塞229的形成步骤包括：刻蚀所述层间介质层227形成多个开口（未标示），所述多个开口分别暴露出第一源区219、第一漏区221、第二源区223和第二漏区225表面；向所述多个开口内填充导电材料形成导电插塞229。所述导电插塞229的材料为钨、铜、铝等。在本发明的实施例中，由于第一源区219、第一漏区221、第二源区223和第二漏区225表面覆盖有金属硅化物层226，因此，所述开口暴露出金属硅化物层226表面。并且，所述多个导电插塞229在同一工艺步骤中形成，有效节省了工艺步骤。
上述步骤完成后，本发明第一实施例的半导体器件的制作完成。由于电熔丝采用纳米线制成，而全包围栅晶体管的沟道区也采用纳米线制成。因此，可以在形成全包围栅晶体管的沟道区的同时形成电熔丝。并且，电熔丝结构的阴极和阳极也在形成全包围栅晶体管的源极和漏极的同时形成，不会增加额外的工艺步骤，形成工艺简单，且增加了实现半导体器件的多样性，应用范围更广。
相应的，请继续结合参考图15A、15B、15C，发明人还提供了一种半导体器件，包括：
绝缘体上半导体衬底（未标示），所述绝缘体上半导体衬底包括背衬底201、覆盖背衬底201表面的隐埋氧化物层203、和覆盖隐埋氧化物层203a表面的顶层半导体层（未标示）；
位于所述绝缘体上半导体衬底表面的全包围栅晶体管（未标示）和与之隔离的电熔丝结构（未标示）；
其中，所述全包围栅晶体管包括作为沟道区的第一纳米线205e、覆盖所述第一纳米线205e的栅极结构213、以及位于所述栅极结构213两侧的源极（即第一源区219）和漏极（即第一漏区221），所述第一纳米线205e由刻蚀所述顶层半导体层后形成；
所述电熔丝结构包括位于第二纳米线205f中间的熔断区，以及位于所述第二纳米线两端的阴极（即第二源区223）和阳极（即第二漏区225）。
本发明的第一实施例中，所述全包围栅晶体管的源极和漏极、以及电熔丝结构的阳极和阴极中掺杂的离子类型相同；所述全包围栅晶体管的沟道区和电熔丝结构的熔断区内具有掺杂，所述沟道区和熔断区内的掺杂离子类型与全包围栅晶体管的源极和漏极、以及电熔丝结构的阳极和阴极中掺杂的离子类型相同；所述电熔丝结构的材料为WSi2、CoSi2或NiPtSi。
本发明的第一实施例中，还包括：位于所述栅极结构213侧壁的侧墙216；覆盖所述全包围栅晶体管、电熔丝结构以及隐埋氧化物层203的层间介质层227；位于所述层间介质层227内，并与全包围栅晶体管的源极（第一源区219）和漏极（第一漏区221）、以及电熔丝结构的阴极（第二源区223）和阳极（第二漏区225）电连接的导电插塞229；位于所述全包围栅晶体管的源极和漏极、以及电熔丝结构的阴极和阳极表面的金属硅化物层226，与所述导电插塞229电连接。
更多关于所述半导体器件的描述，请参考前述半导体器件的形成方法中的相关描述。
本发明第一实施例中，所述半导体器件中不仅包括全包围栅晶体管，还包括电熔丝结构，并且所述电熔丝结构的熔断区由纳米线形成，由于其与电流方向垂直的截面面积小，电阻高，容易发生熔断。并且当所述熔断区内具有掺杂时，可通过载流子的迁移使其内部电阻率的变化，从而达到熔断的目的。实现了电熔丝结构及其形成方法的多样化，并且半导体器件的集成度高，应用范围更广。
第二实施例
与第一实施例不同，本发明的第二实施例中，提供了一种电熔丝结构的形成方法，所述电熔丝结构并不一定寄生于全包围栅晶体管的形成步骤中，可以单独的在半导体衬底上的纳米线上形成电熔丝结构。
请参考图16，提供绝缘体上半导体衬底，所述绝缘体上半导体衬底包括背衬底301、覆盖背衬底301表面的隐埋氧化物层303、和覆盖隐埋氧化物层303表面的顶层半导体层（未标示）；刻蚀所述顶层半导体层形成悬空的纳米线305f，所述纳米线305f用于形成包括阴极323、阳极325和熔断区的电熔丝结构；在所述纳米线305的两端掺杂，形成电熔丝结构的阴极323和阳极325，以及位于所述阴极323和阳极325之间的熔断区（未标示）。
在本发明的第二实施例中，还包括：在形成电熔丝结构的阴极323和阳极325前，在纳米线305f的中间掺杂，形成具有掺杂的熔断区，后续在施加电信号时，随着载流子的迁移，导致熔断区内各处的电阻率发生变化，从而发生熔断。
需要说明的是，在形成纳米线305后，还可以对所述纳米线305的表面和两个端面进行修复。在本发明的第二实施例中，采用热氧化工艺对所述纳米线305进行修复，形成包裹所述纳米线305的修复层311。
需要说明的是，在本发明的第二实施例中，还包括：形成覆盖所述电熔丝结构的层间介质层327；形成位于层间介质层327内的多个导电插塞321，所述多个导电插塞321分别于所述阴极323和阳极325电连接，以实现将电信号施加到阴极和阳极上。
需要说明的是，在本发明的第二实施例中，为降低导电插塞321与阴极323、阳极325界面处的接触电阻，还可以包括：形成位于所述阴极323、阳极325表面的金属硅化物层326。
上述步骤完成后，本发明第二实施例的电熔丝结构的制作完成，形成的电熔丝结构的工艺步骤简单，实现了电熔丝结构形成方法的多样化。
同时，请继续参考图16，上述方法形成的电熔丝结构，包括：
绝缘体上半导体衬底，所述绝缘体上半导体衬底包括背衬底301、覆盖背衬底表面的隐埋氧化物层303、和覆盖隐埋氧化物层303表面的顶层半导体层（未标示）；
位于所述隐埋氧化物层303表面的纳米线305f，所述纳米线305f由所述顶层半导体层形成，用于形成包括阴极323、阳极325和熔断区的电熔丝结构；
其中，所述电熔丝结构的阴极323和阳极325分别位于所述纳米线305f的两端，其内部具有掺杂；所述电熔丝结构的熔断区位于阴极323和阳极325之间。
本发明的第二实施例中，上述电熔丝结构还包括：包裹所述电熔丝结构的修复层211，即所述修复层211覆盖所述纳米线305f的表面和两个端面。所述修复层211用于修复纳米线305f，并用于进一步增大电熔丝结构的电阻。
需要说明的是，本发明的第二实施例中，所述熔断区内具有掺杂。并且，上述电熔丝结构还包括：覆盖所述阴极323、阳极325表面的金属硅化物层326；覆盖所述阴极323、阳极325和熔断区的层间介质层327；贯穿所述层间介质层327的多个导电插塞321，所述导电插塞321与金属硅化物层326相接触，并分别与所述阴极323和阳极325电连接。
本发明的第二实施例中，由于所述电熔丝结构的熔断区由纳米线形成，由于其与电流方向垂直的截面面积小，电阻高，容易发生熔断。并且当所述熔断区内具有掺杂时，可通过载流子的迁移使其内部电阻率的变化，从而达到熔断的目的。实现了电熔丝结构及其形成方法的多样化。
第三实施例
与本发明的第一、二实施例不同，本发明的第三实施例中，电熔丝结构在形成鳍式场效应晶体管的同时形成。并且，第一区域中的鳍式场效应晶体管的工艺分为高k栅介质层在前形成工艺（HK First）和高k栅介质层在后形成工艺（HK Last）。在本发明的第三实施例中，电熔丝结构是在高k栅介质层在前形成工艺过程中形成的。
请结合参考图17和图18，其中，图17为半导体器件的形成过程的立体结构示意图，图18为图17沿A-A1方向的剖面结构示意图。
首先，提供半导体衬底400，所述半导体衬底400包括第一区域I’和与之相邻的第二区域II’，所述第一区域I’用于形成鳍式场效应晶体管，所述第二区域II’用于形成电熔丝结构，且所述第一区域I’的半导体衬底400表面具有凸起的第一鳍部401a，所述第二区域II’的半导体衬底400表面具有凸起的第二鳍部401b。
所述半导体衬底400用于为后续工艺提供平台，所述半导体衬底400可以为硅衬底，也可以是锗、锗硅、砷化镓衬底或绝缘体上硅（SOI）衬底。由于在硅衬底上实施本发明要比在上述其他半导体衬底（尤其是绝缘体上硅衬底）上实施本发明的成本低，因此，在本发明的实施例中，所述半导体衬底400为硅衬底。
为阻断底部干扰，可在半导体衬底400内形成具有第一掺杂类型的阱区400b和位于其底部的具有第二掺杂类型的掺杂区400a，所述第二掺杂类型与第一掺杂类型相反，使所述掺杂区400a和阱区400b之间构成PN结。本发明的实施例中，考虑到在半导体衬底400的底部形成P型掺杂区400a时的电阻率相对于在半导体衬底400的底部形成N型掺杂区400a时的电阻率低，后续衬底之间的隔离效果更好，能够更好的阻断底部干扰。因此，所述掺杂区400a为P型掺杂，所述阱区400b为N型掺杂。
需要说明的是，在本发明的其他实施例中，还可以：所述掺杂区400a为N型掺杂，所述阱区400b为P型掺杂。只要两者构成PN结，可起到阻断底部干扰的作用即可。
需要说明的是，在本发明的其他实施例中，当所述半导体衬底400为绝缘体上硅衬底时，所述绝缘体上硅衬底包括背衬底、位于所述背衬底表面的隐埋氧化物层（BOX）、以及位于所述隐埋氧化物层表面的顶部硅层。后续所述第一鳍部401a和第二鳍部401b由刻蚀所述顶部硅层后形成。
所述第一鳍部401a后续用于作为鳍式场效应晶体管的沟道区；所述第二鳍部401b后续用于形成电熔丝结构的熔断区、阴极和阳极。并且，所述第一鳍部401a和第二鳍部401b由刻蚀半导体衬底400的阱区400b后形成，因此，所述第一鳍部401a和第二鳍部401b具有第一掺杂类型。在本发明的第三实施例中，所述第一鳍部401a和第二鳍部401b在同一刻蚀工艺中形成，所述第一掺杂类型为N型掺杂。
在本发明的其他实施例中，所述第一鳍部401a和第二鳍部401b的掺杂类型还可以为P型掺杂，在此不再赘述。
所述浅沟槽隔离结构（STI）403低于所述第一鳍部401a和第二鳍部401b顶部，且位于相邻的第一鳍部401a和所述第二鳍部401b之间，用于将隔离相邻的鳍部。所述浅沟槽隔离结构403的材料为氧化硅，由于所述浅沟槽隔离结构403的形成方法为本领域技术人员熟知技术，在此不再赘述。
然后，形成横跨所述第一鳍部401a的顶部和侧壁的栅极结构405。
所述栅极结构405用于后续形成鳍式场效应晶体管的栅极。所述栅极结构405的形成步骤包括：形成横跨所述第一鳍部401a的顶部和侧壁的栅介质层406；形成覆盖所述栅介质层406的伪栅电极层407。所述栅介质层406的材料为氧化硅或高K材料，例如HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO和HfZrO等，所述伪栅电极层407的材料为多晶硅。
需要说明的是，本发明的实施例中，还包括：形成栅极结构405前，形成覆盖所述第二区域II的半导体衬底400和第二鳍部401b的光刻胶层。所述光刻胶层在形成栅极结构405后，形成掺杂区前被去除，在此不再赘述。
请参考图19，形成位于所述栅极结构405周围的侧墙408，以所述侧墙408为掩膜刻蚀第一鳍部401a，形成位于第一鳍部401a内的凹槽409。
所述凹槽409用于后续填充应力锗硅或应力锗碳，以提高鳍式场效应晶体管沟道区的载流子迁移率。所述凹槽409的形状为U形或sigma形。本发明的实施例中，后续形成的鳍式场效应晶体管的类型为P型，所述凹槽409的形状为sigma形，在有效尺寸范围内，sigma形凹槽409的尖角处更加靠近沟道区，有利于后续在沟道区形成较大的压应力，以提高载流子迁移率，改善后续形成的鳍式场效应晶体管的性能。
请继续参考图19，向所述凹槽409内填充应力衬垫材料，形成应力衬垫层410。
所述应力衬垫层410用于后续为鳍式场效应晶体管的沟道区提供压应力或拉应力。所述应力衬垫层410的材料依据鳍式场效应晶体管的类型进行选择，例如P型鳍式场效应晶体管通常选取锗硅材料，N型鳍式场效应晶体管通常选取碳化硅材料。在本发明的实施例中，所述应力衬垫层410的材料为锗硅。
需要说明的是，在本发明的其他实施例中，当后续形成的鳍式场效应晶体管的类型为N型时，该凹槽较佳为U型凹槽，在有效尺寸范围内，U型凹槽有利于后续在沟道区形成较大的拉应力，以提高沟道区的载流子迁移率，改善后续形成的鳍式场效应晶体管的性能。形成U型凹槽后，在U型凹槽内填充的半导体材料为碳化硅。
需要说明的是，在第一鳍部401a内形成凹槽409时，由于所述第二区域II’的半导体衬底400和第二鳍部401b表面覆盖有光刻胶层，所述第二区域II’的半导体衬底400和第二鳍部401b并未被刻蚀。
请参考图20，形成覆盖所述应力衬垫层410表面的硅层（Si Cap）411。
所述硅层411可以防止后续在应力衬垫层410内的掺杂扩散，从而使得后续在应力衬垫层410内的掺杂深度不会下降太多，进而保证后续形成的鳍式场效应晶体管的源极、漏极的电阻率低。
需要说明的是，本发明的实施例中，形成硅层411后，去除前述覆盖第二区域II’的光刻胶层，以便于后续步骤。
需要说明的是，在本发明的其他实施例中，所述硅层411还覆盖所述第二鳍部401b表面，所述覆盖第二鳍部401b表面的部分硅层411后续也会被掺杂，可作为掺杂区的一部分。
请参考图21，形成硅层411后，形成位于第一鳍部401a内的源极412和漏极413，以及位于所述第二鳍部401b顶部的掺杂区414。
所述源极407、漏极409和栅极结构405、第一鳍部401a（作为鳍式场效应晶体管的沟道区）共同构成鳍式场效应晶体管。所述源极407和漏极409在同一工艺步骤中形成，分别位于栅极结构两侧的第一鳍部401a内。所述源极412和漏极413的掺杂类型为第二掺杂类型，与第一鳍部401a的掺杂类型相反。
所述掺杂区411位于第二区域II内，由掺杂后的第二鳍部401b顶部形成。由于第二鳍部401b垂直于电流方向的尺寸较小，后续极易被熔断，可作为电熔丝。在本发明的第三实施例中，考虑到在第二鳍部401b顶部的掺杂第二掺杂类型后，形成的掺杂区414与第二鳍部401b的底部之间可构成PN结，该PN结对电熔丝可起到隔离的作用。因此，本发明的实施例中，所述掺杂区414与所述源极412和漏极413在同一步骤中形成，即在对应力衬垫层410、硅层411进行第二掺杂类型掺杂的同时，还对第二鳍部401b进行第二掺杂类型的掺杂，有效节省了工艺步骤。
由于在第二区域II’形成P-N结的步骤是寄生在第一区域I’形成鳍式场效应晶体管的步骤之中的，几乎为零成本；并且，通过掺杂工艺就可以达到对电熔丝的隔离，其方法简单；另外，利用在第二区域II’中的第二鳍部401b上的P-N结对电熔丝进行隔离的方法也开创了直接在有源区上形成电熔丝的先例。原因如下：现有技术中的电熔丝是不能直接形成在有源区上的，有源区属于大面积的半导体结构，尤其是宽度很大的半导体结构，即使在电熔丝上具有较大的瞬间电流，该电流产生的大量的热量也会从大面积的有源区上散出，因此，现有技术中，需要在电熔丝下面设置绝缘层，即通常采用绝缘体上硅衬底（SOI）作为半导体衬底400，其成本高昂，而本发明的电熔丝下面的P-N结就可以实现在有源区上形成电熔丝的工艺。
请参考图22，形成源极412、漏极413和掺杂区414后，形成覆盖所述硅层411和掺杂区414表面的金属硅化物层415。
其中，所述硅层411表面的金属硅化物层415可以有效减小硅层411和后续形成的导电插塞之间的接触电阻；所述掺杂区414表面的金属硅化物层415用于与掺杂区414共同构成电熔丝416，并用于将低掺杂区414和后续形成的导电插塞之间的接触电阻。
具体地，当后续工艺形成的阳极和阴极之间有较大的瞬间电流时，熔丝416由低阻态转化成高阻态的情况有两种：
（1）金属硅化物层415的电阻率低于掺杂区414，因此，阳极和阴极之间较大的瞬间电流会优先从金属硅化物层415中流过，从而使得金属硅化物层415的内部发生电迁移（electromigration，EM）现象，也就是说，金属硅化物层415中的金属离子大多数都迁移至阴极或是阳极，从而使得金属硅化物层415的内部产生空洞，使得金属硅化物层415的电阻大幅度增加，进而使得熔丝416的电阻大幅度增加，由低阻态转化成高阻态；（2）阳极和阴极之间的较大的瞬间电流会产生大量的热能，该大量的热能会将金属硅化物层415和掺杂区414一起熔断，从而使得熔丝416的电阻大幅度增加，由低阻态转化成高阻态。
当然，在其他实施例中，在第二鳍部401b顶部的掺杂区414上也可以不形成金属硅化物层215，也能实施本发明。此时的电熔丝只为掺杂区414，当后续工艺形成的阳极和阴极之间具有较大的瞬间电流时，掺杂区414中的掺杂杂质也会发生迁移，迁移至阳极或阴极，从而会使得掺杂区414的电阻大幅度增加，由低阻态转化成高阻态。
需要说明的是，形成所述金属硅化物层415的步骤为可选步骤。当电熔丝仅为掺杂区414时，当后续工艺形成的阳极和阴极之间具有较大的瞬间电流时，掺杂区414中的掺杂杂质也会发生迁移，迁移至阳极或阴极，从而会使得掺杂区414的电阻大幅度增加，由低阻态转化成高阻态。
需要说明的是，在本发明的其他实施例中，当所述硅层411还覆盖第二鳍部401b的顶部时，所述第二鳍部401b顶部的部分硅层411也可以与掺杂区414和金属硅化物层415一起构成电熔丝416。当所述电熔丝内包括部分硅层411时，有以下优点：可以防止第二区域II’的第二鳍部401b顶部的第二掺杂类型的离子扩散，使得第二鳍部401b顶部的第二类型掺杂的分布比较窄，从而减小第二鳍部401b顶部的掺杂区414的电阻率，减小电熔丝416的熔断工作窗口，使得电熔丝416熔断的条件更容易控制，进而提高电熔丝416的应用率。当在第二鳍部401b顶部的电熔丝416具有多条时，上述好处会更加明显。
请参考图23，形成覆盖所述鳍式场效应晶体管、掺杂区411和金属硅化物层415的第一层间介质层417。
所述第一层间介质层417用于隔离鳍式场效应晶体管和电熔丝，所述第一层间介质层417覆盖所述鳍式场效应晶体管的栅极结构405、源极412和漏极413、电熔丝416和浅沟槽隔离结构403。所述第一层间介质层417的形成工艺为化学气相沉积工艺，其材料为氧化硅、氮化硅或氮氧化硅。本发明的实施例中，所述第一层间介质层417的材料为氧化硅，其表面与栅极结构405的表面齐平。
需要说明的是，当电熔丝416具有较大的瞬间电流时，会产生大量的热量，第一层间介质层417覆盖电熔丝416会使得该热量无法快速散发出去，更有利于电熔丝的熔断。
请参考图24，去除所述伪栅电极层407（如图23所示），形成暴露出所述栅介质层的开口418，用于填充金属材料的栅电极层。
请参考图25，向所述开口418内填充金属材料，形成栅电极层419，用作鳍式场效应晶体管的栅极。
由于去除伪栅电极层407和形成栅电极层419的工艺为本领域技术人员所熟知，在此不再赘述。
请参考图26，形成栅电极层419后，形成覆盖所述第一层间介质层417表面的第二层间介质层420；在第二层间介质层420的表面形成图形化的掩膜层（图未示），以所述图形化的掩膜层为掩膜，刻蚀所述第二层间介质层420和第一层间介质层417，形成若干个开口，在第一区域I’，所述开口的底部露出所述源极412和漏极413上的金属硅化物层415；在第二区域II’，所述开口的底部露出所述电熔丝416两端的金属硅化物层415；接着，形成开口后，采用导电材料填充所述开口，形成导电插塞421。
所述多个导电插塞421分别与鳍式场效应晶体管的源极412和漏极413、以及电熔丝416的两端电连接，用于后续施加电信号。本发明的实施例中，由于还形成有硅层411和金属硅化物层415，所述开口暴露出源极412和漏极413上方的金属硅化物层415，以及掺杂区411的两端上方的金属硅化物层415。所述导电插塞421的材料为铜或钨。
需要说明的是，在其他实施例中，还可以：在形成第一层间介质层417后，去除伪栅电极层407，在栅介质层406表面形成金属栅电极层419，接着，形成覆盖所述第一层间介质层417表面的第二层间介质层420，并刻蚀所述第一层间介质层417和第二层间介质层420形成多个开口，所述开口的底部露出源极412和漏极413表面的硅层411，然后在开口底部的硅层411上形成金属硅化物层415，形成金属硅化物层415后，填充开口形成导电插塞421。需要说明的是，该实施例无法在掺杂区414上形成金属硅化物层415，或者，当掺杂区414上具有硅层411时，也无法在硅层411上形成金属硅化物层415。因此，该掺杂区415为电熔丝。
上述步骤完成后，本发明第三实施例的半导体器件的制作完成。提供了一种在鳍部上形成电熔丝结构的方法，以实现在半导体器件上形成电熔丝结构方法的多样性，而且这种方法中的电熔丝结构的整体形成步骤是寄生在同一个半导体衬底上的鳍式场效应晶体管的形成步骤之中的，因此，本发明的方法简单并且工艺成本几乎为零。
相应的，请继续参考图23，发明人还提供一种半导体器件，包括：
半导体衬底400，所述半导体衬底400具有凸起的第一鳍部401a和第二鳍部401b，所述第一鳍部401a和第二鳍部401b具有第一掺杂类型，相邻鳍部之间具有浅沟槽隔离结构403；
具有第二掺杂类型的电熔丝，所述电熔丝416由向所述第二鳍部401b的顶部掺杂后的掺杂区414形成；
具有第一鳍部401a的鳍式场效应晶体管，所述鳍式场效应管包括：横跨所述第一鳍部401a的顶部和侧壁的栅介质层406和覆盖所述栅介质层406表面的栅电极层419；以及位于所述栅介质层406和栅电极层419两侧的第一鳍部401a内的源极412和漏极413，所述源极412和漏极413具有第二掺杂类型；
覆盖所述鳍式场效应晶体管和电熔丝416的层间介质层；
贯穿所述层间介质层的多个导电插塞421，所述导电插塞421分别与鳍式场效应晶体管的源极412和漏极413、以及电熔丝416的两端电连接。
本发明的第三实施例中，上述半导体器件的形成方法，还包括：覆盖所述栅介质层406和栅电极层419两侧的第一鳍部401a顶部表面和第二鳍部401b的顶部的硅层411；覆盖所述硅层411、和第二鳍部401b顶部的掺杂区414的金属硅化物层415，所述导电插塞421与所述金属硅化物层415电连接。所述电熔丝416除包括第二鳍部401b顶部的掺杂区414外，还包括其上方的金属硅化物层415，所述电熔丝416熔断的工作窗口小，其熔断的条件更易控制，应用率提高。
需要说明的是，在本发明的其他实施例中，所述电熔丝至少包括第二鳍部401b顶部的掺杂区414，而所述硅层411和金属硅化物层415为可选项，更多相关描述请参考前文所述，在此不再赘述。
本发明的实施例中，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂。第二区域II’中掺杂区414与第二鳍部401b的底部构成P-N结，该P-N结对电熔丝416具有隔离作用，其成本低，可有效替代在绝缘体上硅衬底表面形成电熔丝的方法，开创了直接在有源区上形成电熔丝的先例。
更多半导体器件的结构，请参考前文，在此不再赘述。
由于电熔丝结构和鳍式场效应晶体管位于同一半导体衬底上，实现了在半导体器件上形成电熔丝结构方法的多样性。并且，所述掺杂区和半导体衬底的掺杂类型相反，可构成P-N结，该P-N结对电熔丝具有隔离作用，其成本低，可有效替代在绝缘体上硅衬底表面形成电熔丝的方法，开创了直接在有源区上形成电熔丝的先例。
第四实施例
本发明中，与第三实施例不同，本发明的第四实施例中的电熔丝结构是在高k栅介质层在后形成工艺过程中形成的，与第三实施例的不同之处请参考图27和图28。具体如下：
请参考图27，在半导体衬底500的第一区域Ι’’的鳍部504上形成栅极结构505，所述栅极结构505包括伪栅介质层506和形成在伪栅介质层506上面的伪栅电极层507。其中，伪栅介质层506的材料为二氧化硅，伪栅电极层507伪多晶硅。
其中，所述第二区域II’’用于后续形成电熔丝结构。所述半导体衬底500包括掺杂区500a和阱区500b；所述第一鳍部501a和第二鳍部501b之间的半导体衬底500表面具有浅沟槽隔离结构503。更多关于上述特征的描述，请参考本发明的第三实施例，在此不再赘述。
需要说明的是，本发明的第四实施例中，后续需要去除所述伪栅介质层506和伪栅电极层507，形成栅极开口，以填充高K栅介质层和栅电极层。
请参考图28，形成的高k栅介质层519覆盖栅极开口（未标示）的底部和侧壁（即侧墙508）。
由于第四实施例中采用高k栅介质层在后形成工艺，考虑到如果在形成金属硅化物层515之后形成高k栅介质层519，高k栅介质层519形成工艺中的退火工艺会将之前形成的金属硅化物层515的电阻大幅度增加，从而破坏金属硅化物层515的性能，因此，需要在形成高K栅介质层519和栅电极层520之后，再在第一区域Ι’’和第二区域II’’的硅层511表面形成金属硅化物层515。
在本发明的第四实施例中，后续为形成高K栅介质层519和栅电极层520而形成的第一层间介质层517和第二层间介质层518会提前将第一区域Ι’’和第二区域II’’的硅层511覆盖。在后续工艺中，当第一层间介质层517和第二层间介质层518内形成露出硅层511的开口时，才能在该开口内形成金属硅化物层515，接着用导电材料填充开口形成导电插塞521。因此，在本发明的第四实施例中，所述金属硅化物层515无法覆盖整个掺杂区516，或者，当掺杂区516上具有硅层511时，所述金属硅化物层515也无法覆盖第二区域II’’的整个硅层511表面。
本发明的第四实施例中，其他相关形成步骤可参考本发明的第三实施例，在此不再赘述。
需要说明的是，本发明的熔丝结构的形成工艺不仅适用于后栅形成工艺，而且还适用于前栅工艺。
第五实施例
与前述第三、第四实施例不同，本发明实施例的电熔丝结构由鳍部形成，但可不寄生于形成鳍式场效应晶体管的步骤之中，可单独的在半导体衬底上的鳍部上形成，其形成方法简单。
请参考图29，提供半导体衬底600，所述半导体衬底600具有凸起的鳍部601，所述鳍部601具有第一掺杂类型；向所述鳍部601的顶部进行离子掺杂，形成具有第二掺杂类型的电熔丝，所述第二掺杂类型与所述第一掺杂类型相反；形成覆盖所述电熔丝表面和半导体衬底600的层间介质层617；形成位于所述层间介质层617内的多个导电插塞621，所述多个导电插塞621分别与电熔丝的两端（即阴极和阳极）电连接。
其中，向所述鳍部501的顶部进行离子掺杂，形成掺杂区516，所述掺杂区616作为后续形成电熔丝的重要组成部分。掺杂区616与鳍部601构成P-N结，该P-N结对电熔丝具有隔离作用。本发明的第五实施例中，所述半导体衬底600包括阱区600a和形成于所述阱区600a表面的掺杂区600b，所述掺杂区600b与阱区600a具有相反的掺杂类型，以阻断底部干扰。所述鳍部601由刻蚀部分所述掺杂区600b后形成，因此，所述掺杂区600b具有第一掺杂类型，阱区600a具有第二掺杂类型。在所述包括阱区600a和掺杂区600b的半导体衬底600形成电熔丝的方法，可有效替代在绝缘体上硅衬底表面形成电熔丝的方法，开创了直接在有源区上形成电熔丝的先例。
需要说明的是，所述第一掺杂类型可以为N型或P型，所述第二掺杂类型也可以为N型或P型，只要保证第一掺杂类型和第二掺杂类型相反即可。
所述导电插塞621的形成方法包括：在所述层间介质层517的表面形成图形化的掩膜层（未图示）；以所述图形化的掩膜层为掩膜，刻蚀所述层间介质层617形成开口（未图示），所述开口的底部露出所述电熔丝；向所述开口内填充导电材料，形成导电插塞621。
需要说明的是，本发明的第五实施例中，所述电熔丝的形成方法，还包括：形成导电插塞621前，形成位于所述电熔丝的阴极和阳极表面的金属硅化物层615，以降低导电插塞621和所述电熔丝的阴极和阳极界面处的接触电阻。
需要说明的是，在本发明的其他实施例中，所述电熔丝的形成方法，还可以包括：向所述鳍部601的顶部进行离子掺杂形成掺杂区616前，形成覆盖所述鳍部501的顶部的硅层，所述金属硅化物层615位于所述硅层表面，均可以作为电熔丝的一部分。
需要说明的是，本发明的实施例中，还形成有浅沟槽隔离结构503，用于隔离相邻的鳍部501。
上述步骤完成后，本发明第五实施例的电熔丝结构的制作完成。所述电熔丝结构由鳍部顶部掺杂后形成，其结构新颖。并且，由于电熔丝和半导体衬底的掺杂类型相反，形成P-N结，该P-N结对电熔丝具有隔离作用，其成本低，可有效替代在绝缘体上硅衬底表面形成电熔丝的方法，开创了直接在有源区上形成电熔丝的先例。
相应的，还提供了一种电熔丝结构，包括：
半导体衬底600，所述半导体衬底600具有凸起的鳍部601，所述鳍部601具有第一掺杂类型；
具有第二掺杂类型的电熔丝，所述电熔丝由向位于所述鳍部的顶部掺杂形成，所述第二掺杂类型与所述第一掺杂类型相反；
覆盖所述电熔丝表面和半导体衬底500的层间介质层517；
位于所述层间介质层517内的多个导电插塞621，所述多个导电插塞分别与电熔丝的两端电连接。
其中，所述半导体衬底600包括阱区600a和形成于所述阱区600a表面的掺杂区600b，所述掺杂区600b与阱区600a具有相反的掺杂类型，以阻断底部干扰。
向位于所述鳍部601的顶部掺杂形成掺杂区616，所述掺杂区616具有第二掺杂类型。本发明的实施例中，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂。所述掺杂区511与半导体衬底500构成P-N结，该P-N结对电熔丝具有隔离作用，其成本低。
需要说明的是，本发明的实施例中，还包括：位于相邻鳍部601之间、且位于所述半导体衬底600表面的浅沟槽隔离结构603，用于隔离相邻的鳍部501。
需要说明的是，在本发明的其他实施例中，还可以：所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂，在此不再赘述。
所述电熔丝至少包括所述掺杂区611。本发明的实施例中，所述电熔丝除包括掺杂区611外，还包括：覆盖所述硅层表面的金属硅化物层615。所述金属硅化物层615有助于降低导电插塞621与半导体衬底600之间的接触电阻，进一步提高电熔丝的性能。
需要说明的是，在本发明的其他实施例中，所述电熔丝还包括：覆盖所述掺杂区616的硅层，所述金属硅化物层615位于所述硅层表面。由于硅层的存在，使得掺杂区616的分布较窄，其电阻率减小，因此电熔丝的熔断工作窗口较小，电熔丝的熔断条件更易控制，电熔丝的应用率高。
所述导电插塞621用于后续施加电信号。所述导电插塞621的材料为钨或铜。本发明的实施例中，所述导电插塞621位于所述金属硅化物层615表面，与所述导电插塞621电连接的电熔丝的两端分别为电熔丝的阴极和阳极。
由于所述电熔丝由鳍部掺杂后形成，其结构新颖，实现了电熔丝结构的多样性。并且，由于电熔丝和半导体衬底的掺杂类型相反，两者构成了P-N结，有效实现了电熔丝的隔离，其成本低，开创了直接在有源区上形成电熔丝的先例。
综上，本发明实施例的电熔丝结构的形成方法，刻蚀形成纳米线后，在所述纳米线的两端掺杂形成电熔丝结构，此种形成方法简单，形成的电熔丝结构新颖，实现了形成的电熔丝结构的多样性。
本发明实施例的电熔丝结构由两端掺杂的纳米线构成，其结构简单，电熔丝的结构多样。
进一步的，提供了一种半导体器件的形成方法，在半导体衬底上形成第一纳米线和与之分立第二纳米线，所述第一纳米线后续形成全包围栅晶体管，而所述第二纳米线后续形成电熔丝结构，实现了半导体器件的形成方法的多样性，且电熔丝结构新颖。
进一步的，所述形成全包围栅晶体管的源极和漏极的步骤、和所述形成电熔丝结构的阴极和阳极的步骤同时进行，即形成所述电熔丝结构的步骤寄生在形成全包围栅晶体管的步骤之中，形成所述半导体器件的过程中，不会增加额外的工艺步骤，其生产成本低。
相应的，由于所述电熔丝结构和全包围栅晶体管位于同一绝缘体上半导体衬底中，所述半导体器件的结构新颖，其应用范围更广。
本发明的实施例还提供了一种电熔丝结构的形成方法，形成凸起的鳍部后，在所述鳍部的顶部掺杂，形成电熔丝，实现了电熔丝结构的多样化。并且，半导体衬底和鳍部顶部的掺杂类型相反，半导体衬底和鳍部顶部构成P-N结，有效隔离电熔丝，其成本低，开创了直接在有源区上形成电熔丝的先例。
所述电熔丝结构由在鳍部的顶部掺杂后形成，其结构新颖，实现了电熔丝结构的多样化。并且，由于半导体衬底和鳍部顶部的掺杂类型相反，半导体衬底和鳍部顶部构成P-N结，有效隔离电熔丝，其成本低。
进一步的，提供了一种半导体器件的形成方法，在同一半导体衬底上形成第一鳍部和第二鳍部，所述第一鳍部用于形成鳍式场效应晶体管，所述第二鳍部则用于形成电熔丝结构，实现了形成的半导体器件的多样性。并且，在所述半导体衬底和鳍部顶部的掺杂类型相反，半导体衬底和鳍部顶部构成P-N结，有效隔离电熔丝，其成本低。
进一步的，所述形成源极和漏极、以及向所述第二鳍部的顶部掺杂的工艺在同一工艺步骤中形成，即形成电熔丝结构的步骤寄生于形成鳍式场效应晶体管的步骤之中，不会增加额外的工艺步骤，形成方法简单，且生产成本低。
相应的，提供的半导体器件中，包括位于同一半导体衬底的电熔丝结构和鳍式场效应晶体管，所述半导体器件的结构多样化，应用范围更广。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (6)

1.一种电熔丝结构的形成方法，其特征在于，包括：
提供绝缘体上半导体衬底，所述绝缘体上半导体衬底包括顶层半导体层；
刻蚀所述顶层半导体层形成悬空的纳米线，所述纳米线用于形成包括阴极、阳极和熔断区的电熔丝结构；
在所述纳米线的两端掺杂，形成电熔丝结构的阴极和阳极，以及位于所述阴极和阳极之间的熔断区；
对所述纳米线的表面和两个端面进行修复，形成包裹所述纳米线的修复层。
2.如权利要求1所述的电熔丝结构的形成方法，其特征在于，还包括：在形成电熔丝结构的阴极和阳极前，在纳米线的中间掺杂，形成具有掺杂的熔断区。
3.如权利要求1所述的电熔丝结构的形成方法，其特征在于，还包括：形成多个导电插塞，所述多个导电插塞分别于所述阴极和阳极电连接。
4.一种电熔丝结构，其特征在于，包括：
绝缘体上半导体衬底，所述绝缘体上半导体衬底包括背衬底、覆盖背衬底表面的隐埋氧化物层、和覆盖隐埋氧化物层表面的顶层半导体层；
位于所述隐埋氧化物层表面的纳米线，所述纳米线由所述顶层半导体层形成，用于形成包括阴极、阳极和熔断区的电熔丝结构；
其中，所述电熔丝结构的阴极和阳极分别位于所述纳米线的两端，其内部具有掺杂；所述电熔丝结构的熔断区位于阴极和阳极之间；
所述纳米线的表面和两个端面具有包裹所述纳米线的修复层。
5.如权利要求4所述的电熔丝结构，其特征在于，所述熔断区内具有掺杂。
6.如权利要求4所述的电熔丝结构，其特征在于，还包括：覆盖所述阴极、阳极和熔断区的层间介质层；贯穿所述层间介质层的多个导电插塞，所述导电插塞分别与所述阴极和阳极电连接。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298529B (zh) * 2015-06-01 2019-08-27 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US9455222B1 (en) * 2015-12-18 2016-09-27 Texas Instruments Incorporated IC having failsafe fuse on field dielectric
US10038095B2 (en) 2016-01-28 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. V-shape recess profile for embedded source/drain epitaxy
CN107293487B (zh) * 2016-04-05 2020-04-07 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN107481993B (zh) * 2016-06-08 2019-09-27 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN107785420B (zh) * 2016-08-29 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN108122892B (zh) * 2016-11-30 2020-03-10 中芯国际集成电路制造(上海)有限公司 静电放电保护结构及其形成方法和工作方法
CN106449594B (zh) * 2016-12-02 2018-10-02 乐清市风杰电子科技有限公司 一种可编程熔丝结构的制造方法
US10056329B1 (en) 2017-05-02 2018-08-21 International Business Machines Corporation Programmable buried antifuse
CN107256855B (zh) * 2017-07-11 2019-07-12 上海华力微电子有限公司 一种熔断器及其制造方法
WO2020037669A1 (zh) * 2018-08-24 2020-02-27 深圳市为通博科技有限责任公司 电熔丝及其制造方法、存储单元
JP7425566B2 (ja) * 2019-09-09 2024-01-31 日清紡マイクロデバイス株式会社 半導体装置およびそのトリミング方法
CN113629035A (zh) * 2020-05-09 2021-11-09 中芯国际集成电路制造(上海)有限公司 电熔丝结构及其形成方法
TWI770804B (zh) * 2021-02-04 2022-07-11 華邦電子股份有限公司 記憶體裝置及其製造方法
US12094818B2 (en) 2021-05-20 2024-09-17 Changxin Memory Technologies, Inc. Fin-based antifuse structure having gate stacks biased at different gate voltages and method of manufacturing the same
CN115394749A (zh) * 2021-05-20 2022-11-25 长鑫存储技术有限公司 熔丝结构及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101170099A (zh) * 2007-11-30 2008-04-30 上海宏力半导体制造有限公司 多晶硅硅化物电熔丝器件
CN102082122A (zh) * 2009-11-30 2011-06-01 联华电子股份有限公司 电熔丝、电阻与晶体管的制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7067359B2 (en) * 2004-03-26 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating an electrical fuse for silicon-on-insulator devices
US7569503B2 (en) * 2004-11-24 2009-08-04 Nanosys, Inc. Contact doping and annealing systems and processes for nanowire thin films
US20070176255A1 (en) * 2006-01-31 2007-08-02 Franz Kreupl Integrated circuit arrangement
US7786024B2 (en) * 2006-11-29 2010-08-31 Nanosys, Inc. Selective processing of semiconductor nanowires by polarized visible radiation
US7674691B2 (en) * 2007-03-07 2010-03-09 International Business Machines Corporation Method of manufacturing an electrical antifuse
US8026573B2 (en) * 2008-12-15 2011-09-27 United Microelectronics Corp. Electrical fuse structure
CN101771021B (zh) * 2008-12-29 2013-07-24 联华电子股份有限公司 电熔丝结构及其制作方法
US8957482B2 (en) * 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US7892926B2 (en) * 2009-07-24 2011-02-22 International Business Machines Corporation Fuse link structures using film stress for programming and methods of manufacture
US20130109167A1 (en) * 2011-11-01 2013-05-02 International Business Machines Corporation Nanowire efuses

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101170099A (zh) * 2007-11-30 2008-04-30 上海宏力半导体制造有限公司 多晶硅硅化物电熔丝器件
CN102082122A (zh) * 2009-11-30 2011-06-01 联华电子股份有限公司 电熔丝、电阻与晶体管的制造方法

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