CN107481993B - 半导体结构的制造方法 - Google Patents

半导体结构的制造方法 Download PDF

Info

Publication number
CN107481993B
CN107481993B CN201610404103.3A CN201610404103A CN107481993B CN 107481993 B CN107481993 B CN 107481993B CN 201610404103 A CN201610404103 A CN 201610404103A CN 107481993 B CN107481993 B CN 107481993B
Authority
CN
China
Prior art keywords
layer
fuse
manufacturing
interlayer dielectric
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610404103.3A
Other languages
English (en)
Other versions
CN107481993A (zh
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610404103.3A priority Critical patent/CN107481993B/zh
Publication of CN107481993A publication Critical patent/CN107481993A/zh
Application granted granted Critical
Publication of CN107481993B publication Critical patent/CN107481993B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体结构的制造方法，包括：提供包括器件区域和熔丝区域的衬底；在器件区域衬底上形成鳍部；在衬底上形成隔离结构；形成覆盖鳍部和隔离结构的多晶硅膜；刻蚀多晶硅膜，在器件区域鳍部上形成伪栅结构，并在熔丝区域隔离结构上形成熔丝结构；在伪栅结构和熔丝结构之间的隔离结构上形成层间介质层；在熔丝结构上形成材料与伪栅结构不同的保护层；以保护层和层间介质层为掩模去除伪栅结构。本发明先在熔丝结构顶部形成材料与伪栅结构不同的保护层，用于在去除伪栅结构时，作为刻蚀掩膜以保护熔丝结构。相比先形成覆盖熔丝结构的图形层，然后以图形层为掩膜去除所述伪栅结构的方案，本发明可以优化半导体器件的电学性能。

Description

半导体结构的制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构的制造方法。
背景技术
在集成电路制造领域中，电熔丝(efuse)是指在集成电路中，电阻可以发生大幅度改变(由低阻态向高阻态改变)或者可以熔断的连接线。
电熔丝的主要用途包括：(1)用于启动冗余电路来代替同晶片上有缺陷的电路，从而有效提高制程良率。所述用途中，电熔丝连接集成电路中的冗余电路，一旦检测发现集成电路具有缺陷，就利用电熔丝修复或者取代有缺陷的电路；(2)用于集成电路程序化功能。实现所述功能时，先将金属互连、器件阵列以及程序化电路(包括电熔丝器件)在芯片上加工好，然后由外部进行数据输入，即通过程序化电路将标准芯片制作成独特的各式芯片。电熔丝在集成电路程序化功能中可以大大节约芯片研发和制作成本，因而大量应用于可编程只读存储器(Programmable Read Only Memory，PROM)上。在集成电路程序化过程中，通过较高电压熔断电熔丝产生断路来完成信息“1”的写入，而未断开的电熔丝保持连接状态，即为状态“0”。
目前，大电流烧断的多晶硅熔丝(Poly efuse)为常用的电熔丝之一。多晶硅熔丝可用于切换掌管备用内存、储存安全码及电子卷标的低字码数据、提供射频电路(RF)可调整的电阻与电容特性、修调混合信号电路的电压或电流的基准源等。
但是，现有技术多晶硅熔丝的制造工艺容易导致半导体器件的电学性能和良率下降。
发明内容
本发明解决的问题是提供一种半导体结构的制造方法，优化半导体器件的电学性能和良率。
为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供衬底，所述衬底包括器件区域和熔丝区域；在所述器件区域的衬底上形成分立的鳍部；在所述鳍部之间的衬底和熔丝区域的衬底上形成隔离结构；形成覆盖所述鳍部和隔离结构的多晶硅膜；刻蚀所述多晶硅膜，在所述器件区域的鳍部上形成伪栅结构，所述伪栅结构横跨所述鳍部表面并覆盖所述鳍部的部分顶部和侧壁表面，并在所述熔丝区域的隔离结构上形成熔丝结构；在所述隔离结构上形成层间介质层，所述层间介质层位于所述伪栅结构以及熔丝结构之间；在所述熔丝结构上形成保护层，其中所述保护层的材料与所述伪栅结构的材料不相同；以所述保护层和所述层间介质层为掩模去除所述伪栅结构，在所述层间介质层内形成第一开口；在所述第一开口中形成栅极结构。
可选的，所述保护层的材料为氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
可选的，形成所述保护层的工艺为化学气相沉积工艺。
可选的，所述保护层的材料为氧化硅；所述化学气相沉积工艺的工艺参数包括：反应气体为四乙氧基硅烷和氧气，反应温度为300℃至450℃，压强为5mTorr至0.1Torr，其中四乙氧基硅烷的气体流量为100sccm至5000sccm，氧气的气体流量为100sccm至5000sccm。
可选的，形成覆盖所述鳍部和隔离结构的多晶硅膜后，刻蚀所述多晶硅膜之前，所述制造方法还包括：在所述多晶硅膜上形成图形化的硬掩膜层；形成所述伪栅结构和熔丝结构的步骤中，以所述图形化的硬掩膜层为掩膜刻蚀所述多晶硅膜；在所述隔离结构上形成层间介质层的步骤中，所述层间介质层顶部与所述硬掩膜层顶部齐平；在所述熔丝结构上形成保护层的步骤中，所述保护层的材料与所述硬掩膜层的材料不相同。
可选的，在所述熔丝结构上形成保护层的步骤包括：在所述器件区域形成第一图形层，所述第一图形层覆盖所述伪栅结构和器件区域的层间介质层；以所述第一图形层为掩膜，去除所述熔丝结构顶部的硬掩膜层，在所述层间介质层内形成露出所述熔丝结构顶部的第二开口；去除所述第一图形层；形成填充所述第二开口的保护层。
可选的，去除所述熔丝结构顶部的硬掩膜层为干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺和湿法刻蚀工艺相结合的工艺。
可选的，所述硬掩膜层的材料为氮化硅；采用湿法刻蚀工艺去除所述硬掩膜层，所述湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。
可选的，形成填充所述第二开口的保护层的步骤包括：在所述第二开口中形成保护膜，所述保护膜还覆盖所述层间介质层顶部；采用平坦化工艺，去除高于所述层间介质层顶部的保护膜，形成保护层，所述保护层顶部与所述层间介质层顶部齐平。
可选的，所述保护层的厚度小于所述第二开口的深度；所述保护层的厚度至少为
可选的，形成所述伪栅结构后，形成所述层间介质层之前，所述制造方法还包括：在所述伪栅结构两侧的鳍部内形成源漏掺杂区。
可选的，形成所述栅极结构后，所述制造方法还包括：刻蚀所述栅极结构两侧的层间介质层，在所述层间介质层内形成露出所述源漏掺杂区的第三开口；去除所述第二开口内的保护层；在所述熔丝结构顶部表面以及所述源漏掺杂区表面形成金属硅化物层。
可选的，所述保护层和层间介质层的材料相同；在同一工艺步骤中，去除所述第二开口内的保护层和栅极结构两侧的层间介质层。
可选的，形成所述金属硅化物层的步骤包括：采用物理气相沉积工艺，在所述熔丝结构顶部表面和源漏掺杂区表面沉积金属离子，形成金属离子层；采用退火工艺，使所述金属离子与所述熔丝结构和源漏掺杂区反应，在所述熔丝结构顶部表面和源漏掺杂区表面形成金属硅化物层；采用湿法刻蚀工艺，去除未反应的金属离子层。
可选的，所述金属离子为钨、钛、镍、钴、钽或铂中的一种或多种。
可选的，所述退火工艺为尖峰退火工艺或激光退火工艺。
可选的，所述退火工艺为尖峰退火工艺；所述尖峰退火工艺的工艺参数包括：退火温度为900℃至1050℃，压强为一个标准大气压。
可选的，所述湿法刻蚀工艺的工艺参数包括：刻蚀溶液为硫酸双氧水混合液，以及氨水和双氧水的混合水溶液，刻蚀时间为50秒至500秒。
可选的，在所述源漏掺杂区表面形成金属硅化物层后，所述制造方法还包括：形成填充满所述第二开口和第三开口的顶部介质层，其中所述顶部介质层和所述层间介质层的材料相同；刻蚀所述栅极结构两侧的顶部介质层，形成露出所述金属硅化物层的第四开口；形成填充满所述第四开口的接触孔插塞。
可选的，在所述第一开口中形成栅极结构的步骤包括：在所述第一开口底部和侧壁上形成栅介质膜，所述栅介质膜还覆盖所述层间介质层顶部；在所述栅介质膜上形成功函数膜；形成所述功函数膜后，形成填充满所述第一开口的金属层，所述金属层的顶部高于所述层间介质层的顶部；研磨去除高于所述层间介质层顶部的金属层、功函数膜和栅介质膜，形成位于所述第一开口底部和侧壁的栅电极层、位于所述栅电极层上的功函数层，以及填充满所述第一开口的栅电极层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在形成伪栅结构和熔丝结构后，先在所述熔丝结构顶部形成保护层，其中所述保护层的材料与所述伪栅结构的材料不相同，所述保护层用于在去除所述伪栅结构的工艺中，作为刻蚀掩膜以保护所述熔丝结构；因此可以采用无掩膜刻蚀工艺去除所述伪栅结构。相比先形成覆盖所述熔丝结构的图形层，然后以所述图形层为掩膜去除所述伪栅结构的方案，本发明的方案可以避免去除伪栅结构后，覆盖所述熔丝结构的图形层产生的杂质缺陷，从而减小杂质缺陷对所述伪栅结构位置处鳍部或栅氧化层的质量造成不良影响的问题，进而可以使半导体器件的电学性能和良率得到优化。
可选方案中，所述保护层和层间介质层的材料相同，因此在形成金属硅化物层前，可以在同一工艺步骤中，刻蚀去除所述第二开口内的保护层和栅极结构两侧的层间介质层，从而简化了工艺步骤。
附图说明
图1至图16是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
具体实施方式
现结合一种多晶硅熔丝的制造工艺分析半导体结构良率低的原因。
所述制造工艺的步骤包括：提供衬底，所述衬底包括器件区域和熔丝区域；在所述器件区域的衬底上形成分立的鳍部；在所述鳍部之间的衬底和熔丝区域的衬底上形成隔离结构；形成覆盖所述鳍部和隔离结构的多晶硅膜；刻蚀所述多晶硅膜，在所述器件区域的鳍部上形成伪栅结构，所述伪栅结构横跨所述鳍部表面并覆盖所述鳍部的部分顶部和侧壁表面，并在所述熔丝区域的隔离结构上形成熔丝结构；在所述隔离结构上形成层间介质层，所述层间介质层位于所述伪栅结构以及熔丝结构之间；在所述熔丝区域的层间介质层上形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除所述伪栅结构，在所述层间介质层内形成开口；在所述开口内形成金属栅极结构。
但是，在去除所述伪栅结构的步骤中，光刻胶层暴露在刻蚀环境中，所述光刻胶层容易因刻蚀工艺而产生杂质缺陷，且所述杂质缺陷容易掉落至所述开口底部，从而引起所述开口底部的鳍部或伪栅氧化层的质量下降，进而对半导体器件的电学性能和良率造成不良影响。
为了解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：提供衬底，所述衬底包括器件区域和熔丝区域；在所述器件区域的衬底上形成分立的鳍部；在所述鳍部之间的衬底和熔丝区域的衬底上形成隔离结构；形成覆盖所述鳍部和隔离结构的多晶硅膜；刻蚀所述多晶硅膜，在所述器件区域的鳍部上形成伪栅结构，所述伪栅结构横跨所述鳍部表面并覆盖所述鳍部的部分顶部和侧壁表面，并在所述熔丝区域的隔离结构上形成熔丝结构；在所述隔离结构上形成层间介质层，所述层间介质层位于所述伪栅结构以及熔丝结构之间；在所述熔丝结构上形成保护层，其中所述保护层的材料与所述伪栅结构的材料不相同；以所述保护层和所述层间介质层为掩模去除所述伪栅结构，在所述层间介质层内形成第一开口；在所述第一开口中形成栅极结构。
本发明在形成伪栅结构和熔丝结构后，先在所述熔丝结构顶部形成保护层，其中所述保护层的材料与所述伪栅结构的材料不相同，所述保护层用于在去除所述伪栅结构的工艺中，作为刻蚀掩膜以保护所述熔丝结构；因此可以采用无掩膜刻蚀工艺去除所述伪栅结构。相比先形成覆盖所述熔丝结构的图形层，然后以所述图形层为掩膜去除所述伪栅结构的方案，本发明的方案可以避免去除伪栅结构后，覆盖所述熔丝结构的图形层产生的杂质缺陷，从而减小杂质缺陷对所述伪栅结构位置处鳍部或栅氧化层的质量造成不良影响的问题，进而可以使半导体器件的电学性能和良率得到优化。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图16是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
结合参考图1和图2，图2是图1(仅示意出两个鳍部)沿AA1方向的剖面结构示意图，提供衬底100，所述衬底100包括器件区域(图未示)和熔丝区域(图未示)。
所述衬底100为后续形成半导体器件提供工艺平台。
本实施例中，所述器件区域的衬底100用于形成核心器件。在另一实施例中，所述器件区域的衬底还可以用于形成周边器件(例如：输入/输出器件)。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
继续参考图1和图2，在所述器件区域的衬底100上形成分立的鳍部110。
具体地，形成所述鳍部110的步骤包括：在所述衬底100上形成图形化的第一硬掩膜层200；以所述第一硬掩模层200为掩膜，刻蚀所述衬底100上，形成多个分立的凸起；所述凸起为鳍部110，剩余衬底100继续作为所述衬底100。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述第一硬掩膜层200的材料为氮化硅，后续在进行平坦化工艺时，所述第一硬掩膜层200表面用于定义平坦化工艺的停止位置，且所述第一硬掩膜层200还能够起到保护所述鳍部110顶部的作用。
参考图3，在所述鳍部110之间的衬底100和熔丝区域的衬底100上形成隔离结构101。
所述隔离结构101作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在另一实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
需要说明的是，本实施例中，所述隔离结构101是浅沟槽隔离层。
具体地，形成所述隔离结构101的步骤包括：在所述衬底100上形成隔离膜，所述隔离膜的顶部高于所述第一硬掩膜层200(如图2所示)顶部；以所述第一硬掩膜层200作为停止层，通过平坦化工艺研磨去除高于所述第一硬掩膜层200顶部的隔离膜；去除部分厚度的隔离膜以形成隔离结构101；去除所述第一硬掩膜层200。
参考图4，形成覆盖所述鳍部110和隔离结构101的多晶硅膜122。
所述多晶硅膜122为后续形成伪栅电极层和熔丝结构提供工艺基础。
需要说明的是，在形成所述多晶硅膜122之前，所述制造方法还包括：形成覆盖所述鳍部110表面的伪栅氧化层120。本实施例中，所述伪栅氧化层120的材料为氧化硅。
还需要说明的是，所述制造方法还包括：形成所述多晶硅膜122后，对所述多晶硅膜122进行平坦化处理。
还需要说明的是，形成所述多晶硅膜122后，所述制造方法还包括：在所述多晶硅膜122上形成图形化的第二硬掩膜层210。
所述图形化的第二硬掩膜层210作为后续刻蚀所述多晶硅膜122的刻蚀掩膜。
本实施例中，所述第二硬掩膜层210的材料为氮化硅。在其他实施例中，所述第二硬掩膜层的材料还可以为氧化硅、氮氧化硅、碳氮化硅或碳氮氧化硅。
参考图5，图5为基于图4沿BB1(如图1所示)方向的剖面结构示意图，刻蚀所述多晶硅膜122(如图4所示)，在所述器件区域Ⅰ(如图5所示)的鳍部110上形成伪栅结构(未标示)，所述伪栅结构横跨所述鳍部110表面并覆盖所述鳍部110的部分顶部和侧壁表面，并在所述熔丝区域Ⅱ(如图5所示)的隔离结构101上形成熔丝结构130。
所述伪栅结构为后续形成金属栅极结构占据空间位置。
本实施例中，形成所述伪栅结构和熔丝结构130的步骤包括：以所述第二硬掩膜层210(如图4所示)为掩膜，刻蚀所述多晶硅膜122，在所述器件区域Ⅰ的鳍部110上形成伪栅电极层121，所述伪栅电极层121和伪栅氧化层120用于构成伪栅结构，并在所述熔丝区域Ⅱ的隔离结构101上形成熔丝结构130。
相应的，所述伪栅电极层121的材料为多晶硅，所述熔丝结构130为多晶硅层。
需要说明的是，形成所述伪栅结构和熔丝结构130后，保留位于所述伪栅结构和熔丝结构130顶部的第二硬掩膜层210。后续在进行平坦化工艺时，所述第二硬掩膜层210表面用于定义平坦化工艺的停止位置。
需要说明的是，本实施例中，所述器件区域Ⅰ包括第一子区域III和第二子区域IV，所述第一子区域III衬底100用于形成P型器件，所述第二子区域IV衬底100用于形成N型器件。在另一实施例中，所述第一子区域衬底用于形成N型器件，所述第二子区域衬底用于形成P型器件。在其他实施例中，所述第一子区域衬底和第二子区域衬底均用于形成N型器件，或者，所述第一子区域衬底和第二子区域衬底均用于形成P型器件。
如无特别说明，后续工艺过程中提供的结构示意图均为在图5基础上的示意图。
结合参考图6，需要说明的是，形成所述伪栅结构和熔丝结构130之后，所述制造方法还包括：在所述伪栅结构侧壁和熔丝结构130侧壁形成第一侧墙141；在所述第一侧墙141表面形成第二侧墙142，并在形成所述第二侧墙142的过程中，去除未被所述第二侧墙142覆盖的伪栅氧化层120；以所述第二侧墙142为掩膜，在所述伪栅结构两侧的鳍部110内形成源漏掺杂区(图未示)。
所述第一侧墙141和第二侧墙142的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一侧墙141和第二侧墙142可以为单层结构或叠层结构。本实施例中，所述第一侧墙141和第二侧墙142为单层结构，所述第一侧墙141和第二侧墙142的材料为氮化硅。
本实施例中，形成所述源漏掺杂区的步骤包括：在所述伪栅结构两侧的鳍部110内形成应力层150；在所述应力层150内形成源漏掺杂区。
参考图7，在所述隔离结构101上形成层间介质层102，所述层间介质层102位于所述伪栅结构(未标示)以及熔丝结构130之间。
所述层间介质层102的材料为绝缘材料，本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
具体地，形成所述层间介质层102的步骤包括：在所述隔离结构101上形成层间介质膜，所述层间介质膜还覆盖所述第二硬掩膜层210顶部；以所述第二硬掩膜层210作为停止层，通过平坦化工艺研磨去除高于所述第二硬掩膜层210顶部的层间介质膜，形成层间介质层102，所述层间介质层102顶部与所述第二硬掩膜层210顶部齐平。
结合参考图8和图9，在所述熔丝结构130上形成保护层103(如图9所示)，其中所述保护层103的材料与所述伪栅结构(未标示)的材料不相同。
所述保护层103用于在后续去除所述伪栅结构的工艺过程中，作为刻蚀掩膜以保护所述熔丝结构130，避免所述熔丝结构130受到损耗或被去除。需要说明的是，所述伪栅结构顶部形成有第二硬掩膜层210，因此，所述保护层103的材料与所述第二硬掩膜层210的材料也不相同。
具体地，在所述熔丝结构130上形成保护层103的步骤包括：在所述器件区域Ⅰ形成第一图形层220(如图8所示)，所述第一图形层220覆盖所述伪栅结构(未标示)和器件区域Ⅰ的层间介质层102；以所述第一图形层220为掩膜，去除所述熔丝结构130顶部的第二硬掩膜层210，在所述层间介质层102内形成露出所述熔丝结构130顶部的第二开口131(如图8所示)；去除所述第一图形层220；形成填充所述第二开口131的保护层103。
本实施例中，所述第二硬掩膜层210的材料为氮化硅，采用湿法刻蚀工艺去除所述熔丝结构130顶部的第二硬掩膜层210。具体地，所述湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。
在其他实施例中，还可以采用干法刻蚀工艺，或者，干法刻蚀工艺和湿法刻蚀工艺相结合的工艺，去除所述熔丝结构顶部的第二硬掩膜层。
本实施例中，形成填充所述第二开口131的保护层103的步骤包括：在所述第二开口131中形成保护膜，所述保护膜还覆盖所述层间介质层102顶部；采用平坦化工艺，去除高于所述层间介质层102顶部的保护膜，形成保护层103，所述保护层103顶部与所述层间介质层102顶部齐平。
本实施例中，所述保护层103的材料为氧化硅。在其他实施例中，所述保护层的材料还可以为氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
需要说明的是，本实施例中，所述保护层103顶部与所述层间介质层102顶部齐平。在其他实施例中，所述保护层可以部分填充所述第二开口，也就是说，所述保护层的厚度小于所述第二开口的深度。
还需要说明的是，当所述保护层103的厚度小于所述第二开口131的深度时，所述保护层103的厚度不宜过薄，否则后续在去除所述伪栅结构的工艺过程中，难以起到保护所述熔丝结构130的作用。为此，本实施例中，所述保护层103的厚度至少为
本实施例中，形成所述保护层103的工艺为化学气相沉积工艺。具体地，所述化学气相沉积工艺的工艺参数包括：反应气体为四乙氧基硅烷和氧气，反应温度为300℃至450℃，压强为5mTorr至0.1Torr，其中四乙氧基硅烷的气体流量为100sccm至5000sccm，氧气的气体流量为100sccm至5000sccm。
在其他实施例中，还可以采用物理气相沉积工艺或原子层沉积工艺形成所述保护层。
由于所述保护层103的材料与所述第二硬掩膜层210以及伪栅结构的材料不相同，后续去除所述伪栅结构时，可以采用无掩膜刻蚀工艺去除所述伪栅结构，所述保护层103用于作为刻蚀掩膜以保护所述熔丝结构130。相比先形成覆盖所述熔丝结构的图形层，然后以所述图形层为掩膜去除所述伪栅结构的方案，本实施例可以避免去除伪栅结构后，覆盖所述熔丝结构的图形层产生的杂质缺陷，从而减小杂质缺陷对所述伪栅结构位置处鳍部或栅氧化层的质量造成不良影响的问题，进而可以使半导体器件的电学性能和良率得到优化。
参考图10，以所述保护层103和所述层间介质层102为掩膜去除所述伪栅结构(未标注)，在所述层间介质层102内形成第一开口301。
所述第一开口301为后续形成金属栅极结构提供空间位置。
本实施例中，去除所述伪栅结构的步骤包括：刻蚀去除所述第一子区域III和第二子区域IV的伪栅电极层121(如图9所示)以及伪栅氧化层120(如图9所示)，在所述层间介质层102内形成露出所述鳍部110的第一开口301。
在另一实施例中，所述器件区域的衬底用于形成周边器件(例如：输入/输出器件)，相应的，去除所述伪栅结构的步骤中，仅刻蚀去除所述伪栅电极层，所述伪栅氧化层作为周边器件的栅氧化层。
本实施例中，在同一道工艺步骤中，刻蚀去除所述第一子区域III和第二子区域IV的伪栅结构。具体地，所述刻蚀工艺为湿法刻蚀工艺。
在另一实施例中，还可以采用干法刻蚀工艺或干法刻蚀工艺和湿法刻蚀相结合的工艺，刻蚀去除所述第一子区域和第二子区域的伪栅结构。
参考图11，在所述第一开口301(如图10所示)中形成栅极结构160。
具体地，在所述第一开口301中形成栅极结构160的步骤包括：在所述第一开口301底部和侧壁上形成栅介质膜，所述栅介质层膜还覆盖所述层间介质层102顶部；在所述栅介质膜上形成功函数膜；形成所述功函数膜后，形成填充满所述第一开口301的金属层，所述金属层的顶部高于所述层间介质层102的顶部；研磨去除高于所述层间介质层102顶部的金属层、功函数膜和栅介质膜，形成位于所述第一开口301底部和侧壁的栅介质层161、位于所述栅介质层161上的功函数层162，以及填充满所述第一开口301的栅电极层163，所述栅介质层161、功函数层162和栅电极层163构成所述栅极结构160。
本实施例中，所述栅介质层161的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，所述金属层的材料为W；相应的，所述栅电极层163的材料为W。在其他实施例中，所述金属层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti；相应的，所述栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。
本实施例中，所述第一子区域III衬底100用于形成P型器件，所述第二子区域IV衬底100用于形成N型器件。
相应的，所述第一子区域III的功函数层162为P型功函数材料，P型功函数材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。所述第一子区域III的功函数层162为单层结构或叠层结构，所述第一子区域III的功函数层162的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。本实施例中，所述第一子区域III的功函数层162的材料为TiN。
所述第二子区域IV的功函数层162为N型功函数材料，N型功函数材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述第二子区域IV的功函数层162为单层结构或叠层结构，所述第二子区域IV的功函数层162的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。本实施例中，所述第二子区域IV的功函数层162的材料为TiAl。
在另一实施例中，所述器件区域的衬底用于形成周边器件(例如：输入/输出器件)，去除所述伪栅结构的步骤中，保留位于所述第一开口底部的栅氧化层；相应的，形成所述栅介质层的步骤中，在所述栅氧化层上以及第一开口侧壁形成所述栅介质层。
需要说明的是，形成所述栅极结构160后，所述制造方法还包括：
参考图12，刻蚀所述栅极结构160两侧的层间介质层102，在所述层间介质层102内形成露出所述源漏掺杂区(图未示)的第三开口303；去除所述第二开口131内的保护层103(如图11所示)。
需要说明的是，本实施例中，所述保护层103和层间介质层102的材料相同；相应的，在同一工艺步骤中，去除所述第二开口131内的保护层103和栅极结构160两侧的层间介质层102，从而简化了工艺步骤。
本实施例中，采用干法刻蚀工艺，去除所述第二开口131内的保护层103和栅极结构160两侧的层间介质层102。
参考图13，在所述熔丝结构130顶部表面以及所述源漏掺杂区(图未示)表面形成金属硅化物层400。
所述金属硅化物层400用于降低所述熔丝结构130的电阻，从而使所述熔丝结构130成为电阻可以大幅度改变(由低阻态向高阻态改变)或者可以熔断的连接线；所述金属硅化物层400还用于后续在器件区域Ⅰ形成接触孔插塞后，降低所述接触孔插塞的接触电阻。
具体地，形成所述金属硅化物层400的步骤包括：采用物理气相沉积工艺，在所述熔丝结构130顶部表面和源漏掺杂区表面沉积金属离子，形成金属离子层；采用退火工艺，使所述金属离子与所述熔丝结构130和源漏掺杂区反应，在所述熔丝结构130顶部表面和源漏掺杂区表面形成金属硅化物层400；采用湿法刻蚀工艺，去除未反应的金属离子层。
所述金属离子为钨、钛、镍、钴、钽或铂中的一种或多种。本实施例中，所述金属离子为镍和铂。
本实施例中，所述退火工艺为尖峰退火工艺，工艺压强为一个标准大气压。
需要说明的是，所述退火工艺的温度不宜过高，也不宜过低。如果温度过低，所述金属离子与所述熔丝结构130反应速度过慢，从而难以形成满足质量要求的金属硅化物层400；如果温度过高，容易对所述熔丝结构130的阻值产生不良影响。为此，本实施例中，所述退火工艺的温度为900℃至1050℃。
在另一实施例中，所述退火工艺还可以为激光退火工艺。具体地，所述激光退火工艺的工艺温度为1100℃至1250℃。
本实施例中，所述湿法刻蚀工艺所采用的刻蚀溶液为硫酸双氧水混合液，以及氨水和双氧水的混合水溶液。为了在完全去除未反应的金属离子层的同时，避免对所述金属硅化物层400造成损耗，本实施例中，刻蚀时间为50秒至500秒。
参考图14，形成填充满所述第二开口131(如图13所示)和第三开口303(如图13所示)的顶部介质层104，其中所述顶部介质层104和层间介质层102的材料相同。
所述顶部介质层104用于覆盖所述熔丝结构130，避免所述熔丝结构130暴露在后续的工艺环境中。
本实施例中，所述顶部介质层104的材料为氧化硅，所述顶部介质层104还覆盖所述层间介质层102顶部。
参考图15，刻蚀所述栅极结构160两侧的顶部介质层104，形成露出所述金属硅化物层400的第四开口304。
所述第四开口304为后续形成接触孔插塞提供空间位置。
参考图16，形成填充满所述第四开口304(如图15所示)的接触孔插塞500。
所述接触孔插塞500与所述源漏掺杂区(图未示)相接触，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
具体地，形成所述接触孔插塞500的步骤包括：在所述第四开口304中填充满导电材料层，所述导电材料层的顶部高于所述顶部介质层104的顶部；去除高于所述顶部介质层104顶部的导电材料层，在所述第四开口304中形成所述接触孔插塞500。
本实施例中，所述接触孔插塞500的材料为铜，形成所述接触孔插塞500的工艺为化学气相沉积工艺，采用化学机械研磨工艺去除高于所述顶部介质层104顶部的导电材料层。
本实施例中，在形成伪栅结构(未标示)和熔丝结构130(如图7所示)后，先在所述熔丝结构130顶部形成保护层103(如图9所示)，其中所述保护层103的材料与所述伪栅结构的材料不相同，所述保护层103用于在去除所述伪栅结构的工艺中，作为刻蚀掩膜以保护所述熔丝结构130；因此可以采用无掩膜刻蚀工艺去除所述伪栅结构。相比先形成覆盖所述熔丝结构的图形层，然后以所述图形层为掩膜去除所述伪栅结构的方案，本实施例的方案可以避免去除伪栅结构后，覆盖所述熔丝结构的图形层产生的杂质缺陷，从而减小杂质缺陷对所述伪栅结构位置处鳍部或栅氧化层的质量造成不良影响的问题，进而可以使半导体器件的电学性能和良率得到优化。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的制造方法，其特征在于，包括：
提供衬底，所述衬底包括器件区域和熔丝区域；
在所述器件区域的衬底上形成分立的鳍部；
在所述鳍部之间的衬底和熔丝区域的衬底上形成隔离结构；
形成覆盖所述鳍部和隔离结构的多晶硅膜；
在所述多晶硅膜上形成图形化的硬掩膜层；
以所述图形化的硬掩膜层为掩膜刻蚀所述多晶硅膜，在所述器件区域的鳍部上形成伪栅结构，所述伪栅结构横跨所述鳍部表面并覆盖所述鳍部的部分顶部和侧壁表面，并在所述熔丝区域的隔离结构上形成熔丝结构；
在所述隔离结构上形成层间介质层，所述层间介质层位于所述伪栅结构以及熔丝结构之间；所述层间介质层顶部与所述硬掩膜层顶部齐平；
在所述熔丝结构上形成保护层，所述在所述熔丝结构上形成保护层，包括：在所述器件区域形成第一图形层，所述第一图形层覆盖所述伪栅结构和器件区域的层间介质层；以所述第一图形层为掩膜，去除所述熔丝结构顶部的硬掩膜层，在所述层间介质层内形成露出所述熔丝结构顶部的第二开口；去除所述第一图形层；形成填充所述第二开口的保护层；
以所述保护层和所述层间介质层为掩模去除所述伪栅结构，在所述层间介质层内形成第一开口；
在所述第一开口中形成栅极结构；
其中，所述保护层的材料与所述伪栅结构的材料不相同；所述保护层的材料与所述硬掩膜层的材料不相同。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述保护层的材料为氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述保护层的工艺为化学气相沉积工艺。
4.如权利要求3所述的半导体结构的制造方法，其特征在于，所述保护层的材料为氧化硅；所述化学气相沉积工艺的工艺参数包括：反应气体为四乙氧基硅烷和氧气，反应温度为300℃至450℃，压强为5mTorr至0.1Torr，其中四乙氧基硅烷的气体流量为100sccm至5000sccm，氧气的气体流量为100sccm至5000sccm。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，去除所述熔丝结构顶部的硬掩膜层为干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺和湿法刻蚀工艺相结合的工艺。
6.如权利要求5所述的半导体结构的制造方法，其特征在于，所述硬掩膜层的材料为氮化硅；
采用湿法刻蚀工艺去除所述硬掩膜层，所述湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，形成填充所述第二开口的保护层的步骤包括：在所述第二开口中形成保护膜，所述保护膜还覆盖所述层间介质层顶部；
采用平坦化工艺，去除高于所述层间介质层顶部的保护膜，形成保护层，所述保护层顶部与所述层间介质层顶部齐平。
8.如权利要求1所述的半导体结构的制造方法，其特征在于，所述保护层的厚度小于所述第二开口的深度；
所述保护层的厚度至少为
9.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述伪栅结构后，形成所述层间介质层之前，所述制造方法还包括：在所述伪栅结构两侧的鳍部内形成源漏掺杂区。
10.如权利要求9所述的半导体结构的制造方法，其特征在于，形成所述栅极结构后，所述制造方法还包括：刻蚀所述栅极结构两侧的层间介质层，在所述层间介质层内形成露出所述源漏掺杂区的第三开口；
去除所述第二开口内的保护层；
在所述熔丝结构顶部表面以及所述源漏掺杂区表面形成金属硅化物层。
11.如权利要求10所述的半导体结构的制造方法，其特征在于，所述保护层和层间介质层的材料相同；
在同一工艺步骤中，去除所述第二开口内的保护层和栅极结构两侧的层间介质层。
12.如权利要求10所述的半导体结构的制造方法，其特征在于，形成所述金属硅化物层的步骤包括：采用物理气相沉积工艺，在所述熔丝结构顶部表面和源漏掺杂区表面沉积金属离子，形成金属离子层；
采用退火工艺，使所述金属离子与所述熔丝结构和源漏掺杂区反应，在所述熔丝结构顶部表面和源漏掺杂区表面形成金属硅化物层；
采用湿法刻蚀工艺，去除未反应的金属离子层。
13.如权利要求12所述的半导体结构的制造方法，其特征在于，所述金属离子为钨、钛、镍、钴、钽或铂中的一种或多种。
14.如权利要求12所述的半导体结构的制造方法，其特征在于，所述退火工艺为尖峰退火工艺或激光退火工艺。
15.如权利要求14所述的半导体结构的制造方法，其特征在于，所述退火工艺为尖峰退火工艺；所述尖峰退火工艺的工艺参数包括：退火温度为900℃至1050℃，压强为一个标准大气压。
16.如权利要求12所述的半导体结构的制造方法，其特征在于，所述湿法刻蚀工艺的工艺参数包括：刻蚀溶液为硫酸双氧水混合液，以及氨水和双氧水的混合水溶液，刻蚀时间为50秒至500秒。
17.如权利要求10所述的半导体结构的制造方法，其特征在于，在所述源漏掺杂区表面形成金属硅化物层后，所述制造方法还包括：形成填充满所述第二开口和第三开口的顶部介质层，其中所述顶部介质层和所述层间介质层的材料相同；
刻蚀所述栅极结构两侧的顶部介质层，形成露出所述金属硅化物层的第四开口；
形成填充满所述第四开口的接触孔插塞。
18.如权利要求1所述的半导体结构的制造方法，其特征在于，在所述第一开口中形成栅极结构的步骤包括：在所述第一开口底部和侧壁上形成栅介质膜，所述栅介质膜还覆盖所述层间介质层顶部；
在所述栅介质膜上形成功函数膜；
形成所述功函数膜后，形成填充满所述第一开口的金属层，所述金属层的顶部高于所述层间介质层的顶部；
研磨去除高于所述层间介质层顶部的金属层、功函数膜和栅介质膜，形成位于所述第一开口底部和侧壁的栅电极层、位于所述栅电极层上的功函数层，以及填充满所述第一开口的栅电极层。
CN201610404103.3A 2016-06-08 2016-06-08 半导体结构的制造方法 Active CN107481993B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610404103.3A CN107481993B (zh) 2016-06-08 2016-06-08 半导体结构的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610404103.3A CN107481993B (zh) 2016-06-08 2016-06-08 半导体结构的制造方法

Publications (2)

Publication Number Publication Date
CN107481993A CN107481993A (zh) 2017-12-15
CN107481993B true CN107481993B (zh) 2019-09-27

Family

ID=60593792

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610404103.3A Active CN107481993B (zh) 2016-06-08 2016-06-08 半导体结构的制造方法

Country Status (1)

Country Link
CN (1) CN107481993B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390235B (zh) * 2017-08-02 2021-11-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112086356A (zh) * 2019-06-14 2020-12-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102237310A (zh) * 2010-04-29 2011-11-09 台湾积体电路制造股份有限公司 集成电路及其制造方法
CN103219380A (zh) * 2012-01-24 2013-07-24 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其形成方法
CN104183542A (zh) * 2013-05-22 2014-12-03 中芯国际集成电路制造(上海)有限公司 电熔丝结构及其形成方法、半导体器件及其形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8835246B2 (en) * 2011-02-25 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits with resistors and methods of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102237310A (zh) * 2010-04-29 2011-11-09 台湾积体电路制造股份有限公司 集成电路及其制造方法
CN103219380A (zh) * 2012-01-24 2013-07-24 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其形成方法
CN104183542A (zh) * 2013-05-22 2014-12-03 中芯国际集成电路制造(上海)有限公司 电熔丝结构及其形成方法、半导体器件及其形成方法

Also Published As

Publication number Publication date
CN107481993A (zh) 2017-12-15

Similar Documents

Publication Publication Date Title
TWI731419B (zh) 積體晶片及形成積體晶片的方法
CN106158931B (zh) 半导体结构及其制造方法
CN110176443A (zh) 用于减小接触电阻的双金属通孔
US8163640B2 (en) Metal gate compatible electrical fuse
CN106960847B (zh) 用于制造存储器装置的方法
CN102299156B (zh) 一种半导体器件及其制造方法
CN109478514A (zh) 半导体装置
JP2007243009A (ja) 半導体装置およびその製造方法
KR20170010706A (ko) 반도체 컴포넌트 및 이의 제조 방법
KR20150143268A (ko) 반도체 디바이스의 제조 방법
US7414296B2 (en) Method of manufacturing a metal-insulator-metal capacitor
TWI763243B (zh) 記憶體元件、用於形成其的方法及積體晶片
TW202145561A (zh) 電晶體
CN107346783A (zh) 半导体结构及其制造方法
US7998818B2 (en) Method for making semiconductor element structure
CN107481993B (zh) 半导体结构的制造方法
CN113113533B (zh) 集成芯片、存储器件及其形成方法
US20190355626A1 (en) Semiconductor structure
CN108269847A (zh) 半导体结构及其形成方法
CN105990229A (zh) 半导体器件及其制造工艺
US10923575B2 (en) Low resistance contact for transistors
CN104143515B (zh) Mos晶体管的形成方法
TWI484595B (zh) 形成電熔絲元件與金屬閘極電晶體之方法及其電熔絲元件
TWI792293B (zh) 半導體裝置及其製造方法
US8835292B2 (en) Method of manufacturing semiconductor devices including replacement metal gate process incorporating a conductive dummy gate layer

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant