CN112086356A - 半导体器件及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其形成方法，包括：提供衬底，衬底上形成有鳍部；在衬底上形成伪栅结构，伪栅结构横跨鳍部；刻蚀伪栅结构两侧的鳍部，在鳍部内沟槽；在沟槽内填充满应力层；在应力层上形成层间介电层；刻蚀去除层间介电层以及部分厚度的应力层；在刻蚀后的应力层上形成导电层，本发明的形成方法使得形成的应力层和导电层之间的接触面积增大，从而降低了应力层和导电层之间的接触电阻，减少了半导体器件在使用的过程中由于接触电阻导致的发热现象，提高了半导体器件的使用性能的稳定性。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离结构，所述隔离结构覆盖部分所述鳍部的侧壁，位于衬底上且横跨鳍部的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，随着半导体器件的尺寸缩小，器件密度的提高，所形成的鳍式场效应晶体管的性能不稳定。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，使得形成的半导体器件的性能稳定。
为解决上述问题，本发明提供半导体器件的形成方法，包括：提供衬底，所述衬底上形成有鳍部；在所述衬底上形成伪栅结构，所述伪栅结构横跨所述鳍部；刻蚀所述伪栅结构两侧的所述鳍部，在所述鳍部内沟槽；在所述沟槽内填充满应力层；在所述应力层上形成层间介电层；刻蚀去除所述层间介电层以及部分厚度的所述应力层；在刻蚀后的所述应力层上形成导电层。
可选的，刻蚀后的所述应力层的表面呈“W”型或“波浪”型。
可选的，所述应力层为单层结构或叠层结构。
可选的，所述应力层为叠层结构时，所述应力层包括第一应力层、第二应力层以及第三应力层，在所述沟槽内形成所述第一应力层，在所述第一应力层上形成所述第二应力层，在所述第二应力层上形成所述第三应力层。
可选的，所述应力层的材料包括硅锗。
可选的，所述第二应力层的材料中含有锗的浓度大于所述第一应力层和所述第三应力层的材料中含有锗的浓度。
可选的，采用外延生长方式形成所述应力层。
可选的，所述导电层的材料包括铜、钛、钨、铝中的一种或多种。
可选的，在所述应力层上形成层间介电层之后，刻蚀去除所述层间介电层以及部分厚度的所述应力层之前，还包括去除所述伪栅结构，形成金属栅极结构。
可选的，还包括侧墙，形成在所述伪栅结构的侧壁上。
可选的，还包括硬掩膜层，形成在所述伪栅结构的顶部。
利用上述方法形成的一种半导体器件，包括：衬底；鳍部，位于所述衬底上；伪栅结构，位于所述衬底上且横跨所述鳍部；沟槽，位于所述伪栅结构两侧的所述鳍部内；应力层，填充在所述沟槽内；导电层，位于所述应力层上。
可选的，所述应力层的顶部表面呈“W”型或“波浪”型，所述导电层的底部嵌入到所述应力层的顶部表面。
可选的，所述应力层为叠层结构，所述应力层包括第一应力层、第二应力层和第三应力层，所述第一层应力层位于所述沟槽的侧壁和底部，所述第二层应力层位于所述第一应力层的底部和侧壁，所述第三应力层位于所述第二应力层上。
与现有技术相比，本发明的技术方案具有以下优点：
在鳍部内形成沟槽后，在沟槽内填充应力层作为源/漏区，此时在应力层上形成层间介电层，刻蚀去除层间介电层和部分厚度的应力层后，再在应力层上形成导电层作为导电插塞，这样形成的半导体器件具有较小的接触电阻，这是由于应力层的表面形貌在形成层间介电层之后变得平整后，此时刻蚀去除层间介电层和部分厚度的应力层后，应力层的表面形貌变得崎岖不平整，这样在应力层上形成导电层时，导电层和应力层之间的接触面积就变大，从而减低了应力层和导电层之间的接触电阻，半导体器件在使用过程中由于接触电阻造成的半导体器件发热的现象得到减少，使得形成的半导体器件的性能稳定性得到提高。
附图说明
图1至图9是一种半导体器件形成过程的结构示意图；
图10至图18是本发明第一实施例中半导体器件形成过程的结构示意图；
图19至图27是本发明第二实施例中半导体器件形成过程的结构示意图。
具体实施方式
目前形成的半导体器件中，应力层和导电插塞之间的接触电阻较大，由于接触电阻产生的干扰作用大，半导体器件在使用的过程中容易出现发热的现象，影响半导体器件使用性能的稳定性，具体形成过程参考图1至图9。
图1至图9是一种半导体器件形成过程的结构示意图。
参考图1，提供衬底1，所述衬底1上形成有鳍部2。
参考图2至图3，在所述衬底1上形成伪栅结构3，所述伪栅结构3横跨所述鳍部2，所述伪栅结构3的侧壁形成有侧墙31。
参考图3是图2在剖线A-A的剖视图。
参考图4，刻蚀所述侧墙31两侧的所述鳍部2，在所述鳍部2内形成沟槽4。
参考图5，在所述沟槽4内填充满应力层5。
参考图6，在所述应力层5上形成层间介电层6。
参考图7，去除所述伪栅结构3，形成金属栅极结构7。
参考图8，刻蚀去除所述层间介电层6，形成开口8。
参考图9，在所述开口8内形成导电层9。
发明人发现，这种方法形成的半导体器件的性能稳定性差，应力层和导电层之间的接触电阻大，半导体器件容易发热，限制了半导体器件的使用，这是由于在应力层上形成层间介电层之后，刻蚀去除层间介电层，在应力层上形成导电层，此时应力层表面的形貌是平整的，这样应力层表面与导电层表面的接触面积就小，应力层与导电层之间的接触电阻就很大，从而使得形成的半导体器件容易发热，影响形成的半导体器件的使用性能稳定性。
发明人研究发现，在应力层上形成层间介电层之后，刻蚀去除层间介电层的同时去除部分厚度的应力层，使得应力层表面变崎岖不平，这样在应力层上形成导电层时，导电层表面与应力层表面由平整面变成曲面，这样两者之间的接触面积就变大，从而使得应力层和导电层之间的接触电阻变小，减少半导体器件在使用过程中出现发热的现象，从而使得形成的半导体器件具有稳定的使用性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
第一实施例
图10至图18是本发明第一实施例中半导体器件形成过程的结构示意图。
首先参考图10，提供衬底100，所述衬底100上形成有若干分隔排列的鳍部200。
本实施例中，所述衬底100的材料为单晶硅；其他实施例中，所述衬底100可以是单晶硅，多晶硅或非晶硅；所述衬底100也可以是硅、锗、锗化硅、砷化镓等半导体材料。
本实施例中，形成所述鳍部200的方法包括：在所述衬底100上形成硬掩膜层(图中未示出)，所述硬掩膜层覆盖在形成鳍部200的位置上，以所述硬掩膜层为掩膜，刻蚀部分厚度的所述衬底100，在所述衬底100上形成若干分立排布的所述鳍部200。
其他实施例中，还可在所述衬底100上形成鳍部材料；图形化所述鳍部材料以形成鳍部200，所述鳍部200的材料还可为硅锗(SiGe)或者砷化镓等半导体材料。
本实施例中，没有在所述衬底100上形成隔离结构；其他实施例中，还可在所述衬底100上形成隔离结构，隔离结构覆盖所述鳍部200的部分侧壁。
参考图11至图12，在所述衬底100上形成伪栅结构300，且所述伪栅结构300横跨所述鳍部200。
图12是图11沿着剖线A-A的剖视图。
本实施例中，没有在所述伪栅结构300的顶部形成硬掩膜层；其他实施例中，还可在所述伪栅结构的顶部形成硬掩膜层。
本实施例中，没有在所述伪栅结构300的侧壁上形成侧墙；其他实施例中，还可在所述伪栅结构的侧壁上形成侧墙。
本实施例中，所述伪栅结构300包括伪栅介质层(图中未示出)和位于伪栅介质层上的伪栅电极层。
本实施例中，所述伪栅电极层的材料为多晶硅。
本实施例中，采用传统的工艺形成所述伪栅结构300，这里不再累赘说明。
参考图13，刻蚀所述伪栅结构300两侧的所述鳍部200，在所述鳍部200内沟槽400。
本实施例中，刻蚀所述鳍部200的工艺为各向异性的干法刻蚀。所述干法刻蚀的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。
参考图14，在所述沟槽400内填充满应力层500。
本实施例中，所述应力层500采用单层结构。
本实施例中，所述应力层500用来作为源漏区。
本实施例中，所述应力层500的材料为锗硅；其他实施例中，所述应力层500的材料还可为硅等半导体材料。
本实施例中，采用外延生长的方式形成所述应力层500；其他实施例中，还可采用化学气相沉积法或者物理气相沉积法或者原子层气相沉积法形成所述应力层500。
本实施例中，采用外延生长的方式形成所述应力层500的原因是利用外延生长方式形成的所述应力层内部具有很少的缺陷且纯度高。
本实施例中，外延生长形成所述应力层500的工艺参数包括：反应气体为硅烷(SiH4)和锗化氢(GeH4)气体的组合气体；其中反应温度控制在500～800℃之间，腔室压强控制在1～100托之间，反应时间控制在3～120s之间。
参考图15，在所述应力层500上形成层间介电层600。
本实施例中，采用化学气相沉积的方式在所述应力层500上形成所述层间介电层(ILD)600。
其他实施例中，还可采用物理气相沉积法或者原子层沉积法形成所述层间介电层600。
本实施例中，所述层间介电层600的材料为氧化硅；其他实施例中，所述层间介电层600的材料还可为碳化硅或者氮氧化硅或者氮化硅。
本实施例中，形成所述层间介电层600的工艺参数包括：采用的气体包括氧气、氨气(NH3)、和N(SiH3)3气体，氧气的流量为20sccm～10000sccm，氨气(NH3)气体的流量为20sccm～10000sccm，N(SiH3)3气体的流量为20sccm～10000sccm，腔室压强为0.01～10托，温度为30℃～90℃。
参考图16，去除所述伪栅结构300，形成金属栅极结构700。
本实施例中，采用湿法刻蚀工艺去除所述伪栅结构300，所述湿法刻蚀工艺参数包括：
其他实施例中，还可采用干法刻蚀去除所述伪栅结构300。
本实施例中，所述金属栅极结构700包括栅极介质层(图中未画出)以及位于所述栅极介质层上的栅电极层。
本实施例中，所述栅极介质层的材料为高k介电系数材料(介电系数大于3.9)；所述高k介电系数材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
本实施例中，所述栅电极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
参考图17，刻蚀去除所述层间介电层600以及部分厚度的所述应力层500。
本实施例中，采用干法刻蚀所述层间介电层600和部分厚度的所述应力层500，所述干法刻蚀的工艺参数包括：选用氦气(He)、氨气(NH3)以及NF3气体作为刻蚀气氛，其中所述氦气(He)的气体流量范围是600sccm～2000sccm，所述氨气(NH3)的气体流量为200sccm～5000sccm，所述NF3气体流量为20sccm～2000sccm，刻蚀压强为2～100毫托，刻蚀处理时间为20～1000s。
其他实施例中，还可采用湿法刻蚀所述层间介电层600和部分厚度的所述应力层500。
本实施例中，经过刻蚀后所述应力层500的表面呈“波浪”型，这样设计的目的是将后续形成导电层时，导电层与所述应力层500之间的接触面积由平面变成曲面，这样导电层和所述应力层500之间的接触面积得到增大，从而可以降低导电层与所述应力层500之间的接触电阻，这样由于接触电阻造成的半导体器件发热的概率就得到降低，提高了形成的半导体器件的使用性能的稳定性。
参考图18，在刻蚀后的所述应力层500上形成导电层800。
本实施例中，采用化学气相沉积法形成所述导电层800；其他实施例中，还可采用原子层气相沉积法或者物理气相沉积法形成所述导电层800。
本实施例中，所述导电层800的材料为钨；其他实施例中，所述导电层800的材料还可为铜或钛或钴或铝等。
本实施例中，先采用化学气相沉积法或者物理气相沉积工艺填充一层缓冲层，目的是很好的粘附后续形成的导电层800。
本实施例中，由于所述应力层500经过刻蚀之后，表面呈崎岖不平的“波浪”型，此时所述应力层500和所述导电层800之间的接触面由平面变成曲面，增大了所述导电层800和所述应力层500之间的接触面积，从而使得所述应力层500和所述导电层800之间的接触电阻变小，减少了半导体器件在使用的过程中出现发热的现象，提高了半导体器件在使用过程中的可靠性和稳定性。
利用上述方法形成的一种半导体器件包括：衬底100；鳍部200，位于所述衬底100上；金属栅极结构700，位于所述衬底100上且横跨所述鳍部200；沟槽400，位于金属栅极结构700两侧的所述鳍部200内；应力层500，填充满所述沟槽400；导电层800，位于所述应力层500上。
本实施例中，所述应力层500的表面呈“波浪”型，所述导电层800的底部嵌入到所述应力层500的表面，这种结构使得形成的所述应力层500和所述导电层800之间具有较大的接触面积，从而降低了两者之间的接触电阻，减少半导体器件在使用过程中发热的现象，提高了半导体器件使用性能的稳定性。
第二实施例
参考图19至图27是本发明第二实施例中半导体器件形成过程的结构示意图。
参考图19，提供衬底100，所述衬底100上形成有若干分隔排列的鳍部200。
本实施例中，所述衬底100的材料为单晶硅。
参考图20至图21，在所述衬底100上形成伪栅结构300，且所述伪栅结构300横跨所述鳍部200。
图21是图20在剖线A-A的剖视图。
本实施例中，在所述伪栅结构300的顶部形成硬掩膜层310；其他实施例中，在所述伪栅结构300的顶部还可不形成硬掩膜层310。
本实施例中，在所述伪栅结构300的顶部形成所述硬掩膜层310的作用可以保护在后续过程中，栅极结构的顶部不受到损伤，保证形成栅极结构的质量。
本实施例中，所述伪栅结构300的侧壁上形成有侧墙320。
本实施例中，所述硬掩膜层310的材料为氮化硅；其他实施例中，所述硬掩膜层310的材料还可是碳化硅、氧化硅等。
本实施例中，所述侧墙320的材料为碳化硅；所述侧墙320为单层结构；其他实施例中，所述侧墙320的材料还可是氮化硅、氧化硅等一层或者叠层结构。
本实施例中，所述侧墙320用来定义后续形成源漏的位置。
参考图22，刻蚀所述侧墙320两侧的所述鳍部200，在所述鳍部200内形成沟槽400。
本实施例中，刻蚀所述鳍部200的工艺与第一实施例中相同。
参考图23，在所述沟槽400内填充满应力层500。
本实施例中，所述应力层500采用叠层结构，包括第一层应力层501、第二层应力层502以及第三层应力层503。
其他实施例中，所述应力层500还可采用两层叠层结构、四层叠层结构等。
本实施例中，所述应力层500的材料为硅锗(SiGe)。
本实施例中，所述第一应力层501和所述第三应力层503的材料中含有的锗(Ge)的浓度都低于所述第二应力层502的材料中含有的的锗(Ge)的浓度。
本实施例中，所述第一应力层501的材料中含有锗的浓度和所述第三应力层503的材料中含有锗的浓度相同；其他实施例中，所述第一应力层501的材料中含有锗的浓度和所述第三应力层503的材料中含有锗的浓度还可不相同。
本实施例中，形成所述第一应力层501和所述第三应力层503的工艺参数包括：反应气体为硅烷(SiH4)和锗化氢(GeH4)气体的组合气体，锗化氢(GeH4)气体的质量百分比在10％～25％之间，反应温度控制在500～800℃之间，腔室压强控制在1～100托之间，反应时间控制在3～120s之间。
本实施例中，形成所述第二应力层502的工艺参数包括：反应气体为硅烷(SiH4)和锗化氢(GeH4)气体的组合气体，锗化氢(GeH4)气体的质量百分比在35％～45％之间，反应温度控制在500～800℃之间，腔室压强控制在1～100托之间，反应时间控制在3～120s之间。
本实施例中，形成具有浓度梯度的所述应力层500的目的是便于后续刻蚀所述应力层500的时候，能够选择性刻蚀含有锗浓度较高的所述第二应力层502，便于使得所述应力层500的表面形成“W”型，简化形成工艺同时使得所述应力层500表面形成的形状可控。
参考图24，在所述应力层500上形成所述层间介电层600。
本实施例中，形成所述层间介电层600的工艺与第一实施例中相同。
参考图25，去除所述伪栅结构300，形成所述金属栅极结构700。
本实施例中，采用干法刻蚀去除所述伪栅结构300，同时，需要刻蚀选择比较高刻蚀溶液，从而保证对所述伪栅结构300底部的栅氧化层造成较小的损伤。
本实施例中，采用HBr气体作为刻蚀气体；其他实施例中，还可采用SF6气体作为刻蚀气体。
本实施例中，采用传统的工艺形成所述金属栅极结构700。
参考图26，刻蚀去除所述层间介电层600以及部分厚度的所述应力层500。
本实施例中，采用湿法刻蚀去除所述层间介电层600以及部分厚度的所述应力层500，所述湿法刻蚀溶液对硅和硅锗有很好的选择比，所述应力层500表面经过刻蚀之后，表面呈“W”型。
本实施例中，所述湿法刻蚀的参数包括：刻蚀液为HCl气体的溶液，温度为25摄氏度～300摄氏度，所述HCl气体的溶液的体积百分比为20％～90％。
参考图27，在刻蚀后的所述应力层500上形成导电层800。
本实施例中，所述导电层800的材料为铜。
利用上述方法形成的一种半导体器件，包括：衬底100；鳍部200，位于所述衬底100上；金属栅极结构700，位于所述衬底100上且横跨所述鳍部200；硬掩膜层310，位于所述金属栅极结构700的顶部；侧墙320，位于所述金属栅极结构700的侧壁上；沟槽400，位于所述鳍部200内；应力层500，填充满所述沟槽400，其中：第一应力层501，位于所述沟槽400的侧壁和底部；第二应力层502，位于所述第一应力层501的底部和侧壁；第三应力层503，所述第二应力层502上；导电层800，位于所述应力层500上。
本实施例中，所述应力层500的表面层“W”型，形成的所述导电层800的底部嵌入到所述应力层500内，增大两者之间的接触面积，减少两者之间的接触电阻。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底上形成有鳍部；
在所述衬底上形成伪栅结构，所述伪栅结构横跨所述鳍部；
刻蚀所述伪栅结构两侧的所述鳍部，在所述鳍部内沟槽；
在所述沟槽内填充满应力层；
在所述应力层上形成层间介电层；
刻蚀去除所述层间介电层以及部分厚度的所述应力层；
在刻蚀后的所述应力层上形成导电层。
2.如权利要求1所述半导体器件的形成方法，其特征在于，刻蚀后的所述应力层的表面呈“W”型或“波浪”型。
3.如权利要求2所述半导体器件的形成方法，其特征在于，所述应力层为单层结构或叠层结构。
4.如权利要求3所述半导体器件的形成方法，其特征在于，所述应力层为叠层结构时，所述应力层包括第一应力层、第二应力层以及第三应力层，在所述沟槽内形成所述第一应力层，在所述第一应力层上形成所述第二应力层，在所述第二应力层上形成所述第三应力层。
5.如权利要求4所述半导体器件的形成方法，其特征在于，所述应力层的材料包括硅锗。
6.如权利要求5所述半导体器件的形成方法，其特征在于，所述第二应力层的材料中含有锗的浓度大于所述第一应力层和所述第三应力层的材料中含有锗的浓度。
7.如权利要求1所述半导体器件的形成方法，其特征在于，采用外延生长方式形成所述应力层。
8.如权利要求1所述半导体器件的形成方法，其特征在于，所述导电层的材料包括铜、钛、钨、铝中的一种或多种。
9.如权利要求1所述半导体器件的形成方法，其特征在于，在所述应力层上形成层间介电层之后，刻蚀去除所述层间介电层以及部分厚度的所述应力层之前，还包括去除所述伪栅结构，形成金属栅极结构。
10.如权利要求1所述半导体器件的形成方法，其特征在于，还包括侧墙，形成在所述伪栅结构的侧壁上。
11.如权利要求1所述半导体器件的形成方法，其特征在于，还包括硬掩膜层，形成在所述伪栅结构的顶部。
12.一种采用权利要求1至11任一项方法所形成的半导体器件，其特征在于，包括：
衬底；
鳍部，位于所述衬底上；
伪栅结构，位于所述衬底上且横跨所述鳍部；
沟槽，位于所述伪栅结构两侧的所述鳍部内；
应力层，填充在所述沟槽内；
导电层，位于所述应力层上。
13.如权利要求12所述半导体器件，其特征在于，所述应力层的顶部表面呈“W”型或“波浪”型，所述导电层的底部嵌入到所述应力层的顶部表面。
14.如权利要求12所述半导体器件，其特征在于，所述应力层为叠层结构，所述应力层包括第一应力层、第二应力层和第三应力层，所述第一层应力层位于所述沟槽的侧壁和底部，所述第二层应力层位于所述第一应力层的底部和侧壁，所述第三应力层位于所述第二应力层上。
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