CN103219380A - 鳍式场效应晶体管及其形成方法 - Google Patents

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Abstract

本发明公开一种器件，所述器件包括半导体鳍状件，在半导体鳍状件的侧壁上的栅极介电层，在栅极介电层上的栅电极以及隔离区。隔离区包括在半导体鳍状件的一侧的第一部分，其中第一部分在部分栅电极下面并且与该部分栅电极对准。半导体鳍状件在隔离区的第一部分的第一顶面上方，隔离区进一步包括所述部分栅电极的相对侧的第二部分。隔离区的第二部分的第二顶面高于隔离区的第一顶面。本发明还公开了一种鳍式场效应晶体管及其形成方法。

Description

鳍式场效应晶体管及其形成方法
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种鳍式场效应晶体管及其形成方法。
背景技术
随着日益缩减的集成电路尺寸以及日益增长的对集成电路速度的需求，晶体管需要具有较小尺寸以及较高的驱动电流。因此开发了鳍式场效应晶体管(FinFET)。FinFET晶体管具有增大的沟道宽度。通过形成包括鳍状件侧壁上的部分和鳍状件顶面上的部分的沟道实现了沟道宽度的增大。由于晶体管的驱动电流与沟道宽度成比例，因此增大了FinFET的驱动电流。
在现有FinFET形成工艺中，首先，在硅衬底中形成浅沟槽隔离(STI)区。然后，对STI区开槽以形成硅鳍状件，所述硅鳍状件包括在被开槽的STI区上方的硅衬底的部分。接着，形成栅极介电层、栅电极以及源极区和漏极区以完成FinFET的形成。在电熔丝和FinFET形成在同一硅衬底上的情况下，还可在形成栅极介电层和栅电极的同时形成电熔丝。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种器件，包括：
半导体鳍状件；
在所述半导体鳍状件的侧壁上的栅极介电层；
在所述栅极介电层上的栅电极；以及
隔离区，包括：
在所述半导体鳍状件的一侧的第一部分，其中所述第一部分在所述栅电极的部分下面并且与所述栅电极的所述部分对准，并且其中所述半导体鳍状件在所述隔离区的所述第一部分的第一顶面上；以及
在所述栅电极的所述部分的相对侧的第二部分，其中所述隔离区的所述第二部分的第二顶面高于所述隔离区的所述第一顶面。
在可选实施方式中，所述隔离区的所述第一部分和所述第二部分形成连续的隔离区。
在可选实施方式中，所述器件进一步包括连接至所述半导体鳍状件的端部的源极/漏极区，其中所述隔离区包括在所述源极/漏极区的相对侧的第三部分，并且其中所述隔离区的所述第三部分包括与所述隔离区的所述第二顶面齐平的顶面。
在可选实施方式中，所述栅电极包括低于所述隔离区的所述第二顶面的部分。
在可选实施方式中，所述器件进一步包括在所述隔离区上方的电熔丝，其中在所述电熔丝下面的所述隔离区的部分的顶面与所述隔离区的所述第二顶面大体齐平，并且其中所述电熔丝的整个底面基本上是平的。
在可选实施方式中，所述半导体鳍状件的顶面与所述隔离区的所述第二顶面大体齐平。
在可选实施方式中，所述栅极介电层和所述栅电极形成替换栅堆叠件，所述栅极介电层的顶边与所述栅电极的顶边齐平。
根据本发明的另一个方面，还提供了一种器件，包括：
半导体衬底；
延伸入所述半导体衬底的浅沟槽隔离(STI)区，其中所述STI区包括具有第一顶面的第一部分，以及具有第二顶面的第二部分，并且其中所述第一顶面低于所述第二顶面；
半导体鳍状件，具有低于所述STI区的所述第二顶面的底面，以及基本不高于所述STI区的所述第二顶面的顶面；以及
包括栅电极的鳍式场效应晶体管(FinFET)，其中所述栅电极包括低于所述STI区的所述第二顶面的部分。
在可选实施方式中，所述STI区的所述第一顶面在所述栅电极的部分的下面并且与所述栅电极的所述部分对准。
在可选实施方式中，所述STI区的所述第二部分在所述栅电极的所述部分的一侧，并且其中所述STI区的所述第一部分和所述第二部分彼此连接从而形成连续的STI区。
在可选实施方式中，所述FinFET包括源极/漏极区，并且其中所述STI区包括在所述源极/漏极区的相对侧的第三部分，并且其中所述STI区的所述第三部分具有与所述STI区的所述第二顶面齐平的顶面。
在可选实施方式中，所述鳍状件的所述顶面与所述STI区的所述第二顶面大体齐平。
在可选实施方式中，所述FinFET包括在所述栅电极下面的栅极介电层，并且其中所述栅极介电层包括在所述STI区的所述第一顶面上方并且与所述第一顶面对准的水平部分。
在可选实施方式中，所述器件进一步包括在所述STI区上方并且与所述STI区对准的电熔丝，其中在所述电熔丝下面的所述STI区的部分的顶面与所述STI区的所述第二顶面大体齐平，并且其中所述电熔丝的整个底面基本上是平的。
根据本发明的又一个方面，还提供了一种方法，包括：
形成从半导体衬底的顶面延伸入所述半导体衬底的隔离区，其中所述隔离区具有第一顶面，并且其中在相邻两个所述隔离区之间的所述半导体衬底的部分形成半导体带；
在所述半导体带上方形成伪栅极带，其中所述伪栅极带的纵长方向垂直于所述半导体带的纵长方向；并且其中部分所述伪栅极带与部分所述半导体带对准；
去除所述伪栅极带；以及
在去除所述栅极带步骤之后，对在所述伪栅极带下面的所述隔离区的部分开槽以形成凹槽，其中所述隔离区的被开槽部分具有低于所述第一顶面的第二顶面，并且其中通过所述凹槽暴露的所述半导体带的部分形成在所述隔离区的所述第二顶面上方的半导体鳍状件。
在可选实施方式中，所述的方法进一步包括：在形成所述伪栅极带步骤之后和去除所述伪栅极带步骤之前，对所述半导体带的另外部分开槽以形成在所述隔离区的相邻部分之间的另外的凹槽；以及实施外延以形成外延的半导体区域，其中所述外延的半导体区域延伸入所述另外的凹槽。
在可选实施方式中，对所述隔离区的所述部分开槽的步骤包括各向异性蚀刻。
在可选实施方式中，所述方法进一步包括在对所述隔离区的所述部分开槽的步骤之前在所述伪栅极带的相对侧形成层间电介质(ILD)。
在可选实施方式中，所述方法进一步包括形成包括多晶硅带的电熔丝，其中在形成伪栅极带的步骤中形成所述多晶硅带。
在可选实施方式中，在所述电熔丝下面的所述隔离区的部分具有与所述第一顶面齐平的顶面。
附图说明
为了更完整理解实施方式及其优点，现将结合附图所进行的以下描述作为参考，其中：
图1至图9B是根据各种示例性实施方式的在FinFET制造的中间阶段的透视图和剖视图。
图10A和10B示出了根据示例性实施方式的电熔丝。
具体实施方式
下面详细讨论了公开的实施方式的制造和使用。然而，应当理解所述实施方式提供了可体现在各种各样具体情形中的很多可应用的发明概念。所讨论的具体实施方式仅是示例说明，并不限制本发明的范围。
根据各种实施方式提供了鳍式场效应晶体管(FinFET)、电熔丝以及它们的形成方法。示例了形成FinFET和电熔丝的中间阶段。讨论了实施方式的变形。贯穿各种视图和示例性实施方式，相似标号被用于指代相似元件。
图1至图9B是根据一些示例性实施方式的在制造鳍式场效应晶体管(FinFET)的中间阶段的剖视图和透视图。图1示出了初始结构的透视图。初始结构包括衬底20。衬底20可以是半导体衬底，衬底20还可以是硅衬底，锗衬底或者由其他半导体材料形成的衬底。衬底20可以掺杂p型或者n型杂质。隔离区例如浅沟槽隔离(STI)区22可以形成在衬底20中。在相邻STI区22之间的衬底20部分形成半导体带21。半导体带21的顶面和STI区22的顶面可大体上相互齐平。在一些示例性实施方式中，STI区22的顶面和半导体带21的顶面之间的高度差小于
Figure BDA00002592007300051
参照图2，沉积多晶硅层26。然后可以实施化学机械抛光(CMP)以平坦化多晶硅层26的顶面。然后，在多晶硅层26上方形成硬掩模层28。硬掩模层28可由诸如氮化硅形成，然而也可以使用其他材料(例如氧化硅)。
在图3中，硬掩模层28被图案化，并且硬掩模层28的剩余部分包括硬掩模图案28A和28B。为了图案化硬掩模层28，首先，可以形成和图案化光刻胶(未示出)，并且将图案化的光刻胶用作蚀刻掩模以图案化硬掩模层28。然后去除图案化的光刻胶。
接着，也如图3中所示，硬掩模图案28A和28B用作蚀刻掩模以蚀刻下面的多晶硅层26。结果得到的多晶硅层26的剩余部分可包括多晶硅带26A和26B。多晶硅带26A在部分半导体带21上，并且可跨越一个或者多个半导体带21。多晶硅带26A还可具有与半导体带21的纵长方向大体垂直的纵长方向。多晶硅带26B在部分STI区22上，并且可不在任何半导体带21上方并且不与任何半导体带21对准。由于半导体带21的顶面和STI区22的顶面可以大体上相互齐平，因此多晶硅带26A和26B的底面大体上也可相互齐平。另外，多晶硅带26B的底面大体上为平面。
接着，如图4所示，在多晶硅带26A的侧壁上形成密封层30和栅极间隔件32。同时，密封层30和栅极间隔件32还形成在图3中所示的多晶硅带26B的侧壁上，尽管图4没有示出多晶硅带26B。注意到图4至图6仅示例了部分图3中示出的结构，其中示例了单硅带21。在一些实施方式中，密封层30由诸如氮化硅的介电材料形成，然而也可以使用其他介电材料，例如，氧化硅，氮氧化硅，碳化硅，它们的组合以及它们的多层。栅极间隔件32可以包括氧化硅，氮化硅，或类似物，并且可具有多层结构。
参照图5，实施蚀刻步骤以蚀刻半导体带21的没有被硬掩模图案28A和28B、密封层30以及栅极间隔件32覆盖的部分。从而，结果得到的被开槽的半导体带21的顶面21A低于STI区22的顶面22A。这样在STI区22之间形成凹槽。凹槽包括在多晶硅带26A的相对侧的部分。接着，如图6A中所示，通过在凹槽中选择性生长半导体材料形成外延区36。在一些示例性实施方式中，外延区36包括硅锗或者碳硅。可选地，外延区36由硅形成。在外延区36填充凹槽之后，进一步外延生长外延区36使得外延区36水平扩展，并且开始形成面。而且，由于外延区36的水平生长，使得STI区22的一些顶面22A在部分外延区36的下方以及在部分外延区36的上方。在外延步骤之后，外延区36可以被注入以形成源极区和漏极区，源极区和漏极区也用标号36指示。源极区和漏极区36在多晶硅带26A的相对侧，并且可以覆盖和重叠部分的STI区22表面22A。形成源极区和漏极区36之后，可以通过硅化外延区36的顶部形成源极和漏极硅化物区38。
图6B示出了与图6A中示出的步骤基本上相同的步骤，除了多个外延区36可以自STI区22之间的多个凹槽生长之外。外延区36包括在STI区22顶面之上水平生长的部分。横向扩展的部分可以相互结合从而形成大的外延区，该外延区可以被注入以形成大的源极区和漏极区36。然后可形成硅化物区38。
图7示出了层间电介质(ILD)40的形成。在一些实施方式中，ILD40可包括含碳氧化物或者其它介电材料。可以填充ILD直到其顶面高于多晶硅带26A的顶面，或者高于硬掩模图案28A和28B(图7中未示出，请参照图3和图4)。然后实施CMP以去除多余的ILD40。在一些实施方式中，多晶硅带26A和26B(图7中未示出，请参照图3)被用作CMP停止层，使得ILD40的顶面与多晶硅带26的顶面齐平。在可选的实施方式中，硬掩模图案28A和28B(图7中未示出，请参照图3)也可用作CMP停止层。在硬掩模图案28A和28B用作CMP停止层的实施方式中，在CMP之后，可实施蚀刻步骤以去除硬掩模图案28A。为了清楚地示出ILD40后面的结构，在图7和图8A中，将多晶硅带26A前面的ILD40、密封层30以及间隔件32绘制成透明部分。此外，外延区36和硅化物区38绘制在ILD40的旁边，然而外延区36和硅化物区38实际在ILD40下面。
接着，参照图8A，多晶硅26A在蚀刻步骤被去除，因此在相对的密封层30，栅极间隔件32和ILD区40之间形成凹槽44。因此，多晶硅带26A在整个说明书中还被称为伪多晶硅带。在去除伪多晶硅带26A之后，继续蚀刻以进一步蚀刻在所去除的虚拟多晶带26A下面的STI区22部分，使得凹槽44向下延伸入STI区22。蚀刻步骤可包括各向异性蚀刻，使得凹槽44的侧壁大体上是平直和垂直的，并且与密封层30的相对应侧壁对准(请参考图8C)。结果，STI区22具有由蚀刻步骤生成的顶面22B。顶面22B低于STI区22的顶面22A。在去除多晶硅带26A以及向下蚀刻STI区22期间，半导体带21的部分暴露在凹槽44中。暴露的半导体带21的部分没有被蚀刻。
图8B和8C示出了图8A中示出的结构的剖视图，其中图8B和8C分别是沿图8A中的剖面线8B-8B和8C-8C获得的剖视图。参照图8B，部分半导体带21在STI区22的顶面22B上方，这以后该部分半导体带21被称为半导体鳍状件48。半导体鳍状件48的顶面48A可与STI区22的顶面22A大体齐平，然而半导体鳍状件48的顶面48A也可以稍高于或者低于STI区22的顶面22A。由于顶面22A没有在图8B中示出的平面中，因此顶面22A使用虚线图示。
图8C还示出了STI区22的顶面22A和22B。在一些实施方式中，顶面22A和22B之间的高度差H(其也接近鳍状件48的鳍高度)可以在大约0.15μm和大约0.4μm之间。然而，可意识到在整个说明书中描述的尺寸仅是实例，并且可以变换成不同的数值。由于半导体鳍状件48没有在图8C中示出的平面中，因此半导体鳍状件48的顶面48A在图8C中使用虚线表示。
图9A和9B示出了栅极介电层50和电极52的形成。剖视图分别沿图8A中的相同剖面线8B-8B和8C-8C获得。首先，栅极介电层50形成在凹槽44中(图8A)以及半导体鳍状件48的顶面和侧壁上。根据一些实施方式，栅极介电层50包括氧化硅，氮化硅或者它们的多层。在可选的实施方式中，栅极介电层50包括高k介电材料，因此在整个说明书中可选地称为高k介电层50。高k介电层50可以具有大于大约7.0的k值，并且可以包括Hf，Al，Zr，La，Mg，Ba，Ti，Pb的金属氧化物或者硅化物，以及它们的组合。栅极介电层50的形成方法可以包括分子束沉积(MBD)，原子层沉积(ALD)，物理气相沉积(PVD)或类似方式。
接着，导电材料52形成在栅极介电层50上方，并且填满余下的凹槽44(图8A)。导电材料52可以包括含金属的材料，例如，TiN，TaN，TaC，Co，Ru，Al，它们的组合，以及它们的多层。导电材料52的功函数可以或者可以不是能带边缘功函数，这取决于各个FinFET是p型FinFET还是n型FinFET。在填充导电材料52之后，可以实施CMP以去除在ILD40顶面上方的栅极介电层50和导电材料52的多余部分。这样，最后得到的导电材料和栅极介电层50的剩余部分形成最后得到的FinFET60的替换栅极，其分别包括栅电极52和栅极介电层50。
参照图9B，由于替换栅极形成工艺，栅极介电层50的顶边50A与栅电极52的顶边52A齐平。在后续的工艺步骤中，附加的ILD(未示出)可以形成在ILD40上方，并且可以形成穿过附加的ILD以及ILD40以电连接栅电极52以及硅化物区38(图6A和图6B)的接触塞(未示出)。就此，FinFET60的形成结束。
注意到，在最后得到的FinFET60中，在同一栅电极52(图9B)的相对侧的STI区22的顶面22A高于位于栅电极52下面(并且与栅电极52对准)的顶面22B。这不同于传统的FinFET。在传统的FinFET中，在栅电极的相对侧的STI区22的顶面与位于栅电极下面(并且与栅电极对准)的部分STI区的顶面齐平。另外，在同一外延源极和漏极区36(图8A)的相对侧上的STI区22的顶面22A与如图8B中所示的半导体鳍状件48的顶面大体齐平。这也不同于现有的FinFET，其中在相同外延源极和漏极区的相对侧上的STI区的顶面低于各FinFET的各个半导体鳍状件。
图10A和10B示出了使用图1至图9B表示的工艺步骤形成的电熔丝70。图10A中的剖视图是沿图3中的剖面线10A-10A获得，除了图10A中的剖视图在FinFET60(图9A和图9B)形成后时得到之外。电熔丝70可以包括可以在图3中同一步骤形成的多晶硅带26B。在后续步骤中，硬掩模图案28B被去除。硅化物区72可以形成在多晶硅带26B上，例如，以形成图6A中硅化物区38的相同步骤。接触塞74形成在硅化物区72的相对端上方，并且电连接至该硅化物区72的相对端。可以通过在接触塞74之间施加电流和/或电压来程序化电熔丝70以烧毁硅化物区72的中间部分，从而从接触塞74测量到的阻抗从低阻抗增加为高阻抗。低阻抗和高阻抗表示电熔丝70的“0”和“1”状态。
图10B示出了图10A中示出的结构的剖视图。同样，剖视图沿图3中的剖面线10B-10B获得，除了剖视图在FinFET60和电熔丝70形成之后得到之外。示意性地示出了表面22A和22B的位置。从图10A和图10B，注意到电熔丝70形成在STI区22的顶面22A上。这之所以成为可能是由于在STI区22开槽(如图8A中所示)之前形成多晶硅带26B(如图3中所示)。相比较地，在传统的与FinFET形成合并的电熔丝形成工艺中，电熔丝形成在被开槽的STI区上。结果，与传统电熔丝形成工艺对比，在该实施方式中减少了电熔丝的高度。由于电熔丝高度的减少，根据实施方式的电熔丝阻抗因此增大
根据实施方式，一种器件包括半导体鳍状件，在半导体鳍状件的侧壁上的栅极介电层，在栅极介电层上方的栅电极，以及隔离区。隔离区包括在半导体鳍状件的一侧的第一部分，其中第一部分在部分栅电极下面并且与该部分栅电极对准。半导体鳍状件在隔离区的第一部分的第一顶面上方。隔离区还包括在所述部分栅电极的相对侧的第二部分。隔离区的第二部分的第二顶面高于隔离区的第一顶面。
根据其他实施方式，一种器件包括半导体衬底，以及延伸入半导体衬底的STI区。STI区包括具有第一顶面的第一部分，具有第二顶面的第二部分。第一顶面低于第二顶面。半导体鳍状件具有低于STI区的第二顶面的底面，以及实质上不高于STI区的第二顶面的顶面。一种FinFET包括栅电极，该栅电极包括低于STI区的第二顶面的一部分。
根据另外的其他实施方式，一种方法包括形成从半导体衬底的顶面延伸入半导体衬底的隔离区，其中隔离区具有第一顶面，并且在相邻两个隔离区之间的半导体衬底的部分形成半导体带。伪栅极带形成在半导体带上方，其中伪栅极带的纵长方向垂直于半导体带的纵长方向。伪栅极带的一部分与半导体带的一部分对准。然后，去除伪栅极带。在去除伪栅极带的步骤之后，对在伪栅极带下面的隔离区的部分开槽以形成凹槽。隔离区的被开槽部分具有低于第一顶面的第二顶面。通过凹槽暴露的半导体带的部分形成在隔离区的第二顶面上方的半导体鳍状件。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员通过本公开内容将容易理解，现有的或今后开发的用于实现与在此描述的相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该将这样的工艺、机器、制造、材料组分、装置、方法或步骤包括在它们的范围内。此外，每项权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (10)

1.一种器件，包括：
半导体鳍状件；
在所述半导体鳍状件的侧壁上的栅极介电层；
在所述栅极介电层上的栅电极；以及
隔离区，包括：
在所述半导体鳍状件的一侧的第一部分，其中所述第一部分在所述栅电极的部分下面并且与所述栅电极的所述部分对准，并且其中所述半导体鳍状件在所述隔离区的所述第一部分的第一顶面上；以及
在所述栅电极的所述部分的相对侧的第二部分，其中所述隔离区的所述第二部分的第二顶面高于所述隔离区的所述第一顶面。
2.如权利要求1所述的器件，其中所述隔离区的所述第一部分和所述第二部分形成连续的隔离区。
3.如权利要求1所述的器件，进一步包括连接至所述半导体鳍状件的端部的源极/漏极区，其中所述隔离区包括在所述源极/漏极区的相对侧的第三部分，并且其中所述隔离区的所述第三部分包括与所述隔离区的所述第二顶面齐平的顶面。
4.如权利要求1所述的器件，其中所述栅电极包括低于所述隔离区的所述第二顶面的部分。
5.一种器件，包括：
半导体衬底；
延伸入所述半导体衬底的浅沟槽隔离(STI)区，其中所述STI区包括具有第一顶面的第一部分，以及具有第二顶面的第二部分，并且其中所述第一顶面低于所述第二顶面；
半导体鳍状件，具有低于所述STI区的所述第二顶面的底面，以及基本不高于所述STI区的所述第二顶面的顶面；以及
包括栅电极的鳍式场效应晶体管(FinFET)，其中所述栅电极包括低于所述STI区的所述第二顶面的部分。
6.如权利要求5所述的器件，其中所述STI区的所述第一顶面在所述栅电极的部分的下面并且与所述栅电极的所述部分对准。
7.如权利要求6所述的器件，其中所述STI区的所述第二部分在所述栅电极的所述部分的一侧，并且其中所述STI区的所述第一部分和所述第二部分彼此连接从而形成连续的STI区。
8.一种方法，包括：
形成从半导体衬底的顶面延伸入所述半导体衬底的隔离区，其中所述隔离区具有第一顶面，并且其中在相邻两个所述隔离区之间的所述半导体衬底的部分形成半导体带；
在所述半导体带上方形成伪栅极带，其中所述伪栅极带的纵长方向垂直于所述半导体带的纵长方向；并且其中部分所述伪栅极带与部分所述半导体带对准；
去除所述伪栅极带；以及
在去除所述栅极带步骤之后，对在所述伪栅极带下面的所述隔离区的部分开槽以形成凹槽，其中所述隔离区的被开槽部分具有低于所述第一顶面的第二顶面，并且其中通过所述凹槽暴露的所述半导体带的部分形成在所述隔离区的所述第二顶面上方的半导体鳍状件。
9.如权利要求8所述的方法，进一步包括：
在形成所述伪栅极带步骤之后和去除所述伪栅极带步骤之前，对所述半导体带的另外部分开槽以形成在所述隔离区的相邻部分之间的另外的凹槽；以及
实施外延以形成外延的半导体区域，其中所述外延的半导体区域延伸入所述另外的凹槽。
10.如权利要求8所述的方法，其中对所述隔离区的所述部分开槽的步骤包括各向异性蚀刻。
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