CN106549014A - 一种半导体器件及其制造方法 - Google Patents
一种半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN106549014A CN106549014A CN201510604676.6A CN201510604676A CN106549014A CN 106549014 A CN106549014 A CN 106549014A CN 201510604676 A CN201510604676 A CN 201510604676A CN 106549014 A CN106549014 A CN 106549014A
- Authority
- CN
- China
- Prior art keywords
- isolation
- electric resistance
- resistance structure
- mos device
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种半导体器件，包括：半导体衬底；半导体衬底上的MOS器件；MOS器件之间的隔离；隔离区域上的电阻结构；覆盖MOS器件及电阻结构的介质层。采用本发明的器件，在MOS器件受到损伤，尤其是栅极的损伤缺陷时，通过给电阻结构通电，可以对MOS器件进行加热，从而使界面陷阱处或栅介质中氧空位捕获的电荷得以释放，达到损伤被修复的目的；同时，也可以使层间介质或栅电极等膜层中所带的H离子释放至界面处，进行缺陷的修复。
Description
技术领域
本发明涉及半导体器件及制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
MOS(Metal-Oxide-Semiconductor，场效应晶体管)器件形成大规模集成电路的基本单元，随着半导体技术的不断发展，集成电路的规模、集成度和复杂度也不断的提高，在各领域都得到了广泛的应用。
在集成电路的应用中，由于应用环境的不同，会受到长时间的辐照或长时间的加电环境或其他恶劣的环境，这会导致集成电路的可靠性下降，甚至导致失效，在失效中多数由MOS器件的损伤导致，如MOS器件栅极的损伤等，导致整个集成电路应用性能的下降，甚至需要电路的更换。
发明内容
有鉴于此，本发明的目的在于提供一种半导体器件及其制造方法，有效修复MOS器件的损伤，尤其是栅极的损伤，恢复器件的性能。
为实现上述目的，本发明有如下技术方案：
一种半导体器件，包括：
半导体衬底；
半导体衬底上的MOS器件；
MOS器件之间的隔离；
隔离区域上的电阻结构；
覆盖MOS器件及电阻结构的介质层。
可选的，所述电阻结构形成在隔离表面之上。
可选的，所述电阻结构与MOS器件的栅极具有相同的材料和结构。
可选的，至少电阻结构的下部形成在隔离中。
可选的，所述电阻结构为条形结构、弯折结构或回形结构。
此外，本发明还提供了上述半导体器件的制造方法，包括：
提供半导体衬底；
在半导体衬底上形成MOS器件，MOS器件之间形成有隔离，并在隔离区域上形成电阻结构，以及覆盖层间介质层。
在半导体衬底上形成MOS器件，MOS器件之间形成有隔离，并在隔离区域上形成电阻结构，以及覆盖层间介质层的步骤包括：
在半导体衬底中形成隔离；
淀积伪栅材料，并进行刻蚀，以在半导体衬底上形成伪栅极，以及在隔离上形成伪电阻结构；
在伪栅极两侧形成源漏区；
覆盖层间介质层；
去除伪栅极和伪电阻结构，以形成开口；
在开口中填充栅极材料，以形成替代栅极以及电阻结构。
可选的，在半导体衬底上形成MOS器件，MOS器件之间形成有隔离，并在隔离区域上形成电阻结构；覆盖层间介质层的步骤包括：
在半导体衬底中形成隔离；
在半导体衬底上形成MOS器件；
覆盖层间介质层；
刻蚀层间介质层，以在隔离区域之上形成开口；
进行开口的填充，以形成电阻结构。
可选的，刻蚀层间介质层的步骤中，还包括：进一步刻蚀部分厚度的隔离，以在隔离区域之上形成开口。
可选的，在半导体衬底上形成MOS器件，MOS器件之间形成有隔离，并在隔离区域上形成电阻结构的步骤包括：
在衬底中形成隔离；
在衬底上沉积栅介质材料，并形成掺杂的栅极材料，栅极材料为多晶硅；
进行图案化，以形成栅极，并同时在隔离上形成电阻结构；
在栅极两侧形成源漏区。
可选的，所述电阻结构为条形结构、弯折结构或回形结构。
本发明实施例提供的半导体器件及其制造方法，在隔离区域上形成有电阻结构，这样，电阻结构形成在MOS器件之间，使得电阻结构位于MOS器件的栅极附近，同时并不影响器件本身的性能，在MOS器件受到损伤，尤其是栅极的损伤缺陷时，通过给电阻结构通电，可以对MOS器件进行加热，从而使界面缺陷处或栅介质中氧空位捕获的电荷得以释放，达到损伤被修复的目的；同时，也可以使层间介质或栅电极等膜层中所带的H离子释放至界面处，进行缺陷的修复。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本发明实施例提供的半导体器件的剖面结构示意图；
图2-图8示出了根据本发明实施例一的制造方法形成器件的各个过程中的半导体器件的剖面结构示意图；
图9-图15示出了根据本发明实施例二的制造方法形成器件的各个过程中的半导体器件的剖面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本发明提供了一种半导体器件，参考图1所示，该半导体器件包括：半导体衬底100；半导体衬底100上的MOS器件；MOS器件之间的隔离102；隔离102区域上的电阻结构118；覆盖MOS器件及电阻结构118的介质层110。
在本发明中，MOS器件可以为任意的器件结构，至少包括栅介质层114、栅极116和源漏区108。所述栅介质层114可以为二氧化硅、氮氧化硅或高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等，所述栅极116可以为单层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx等等。所述源漏区108可以通过掺杂形成，也可以为应力工程形成的源漏区。
所述电阻结构形成在隔离102区域上，可以采用金属材料或掺杂的多晶硅，可以形成在隔离的表面之上，如图8所示，也可以为部分厚度的电阻结构形成在隔离之中，如图15所示。可以根据器件的相关参数以及修复时所需达到的温度，来设计电阻结构的尺寸和形状，例如可以设置为条形结构、弯折结构或回形结构，若温度要求较低，例如可以选择条形结构，温度要求较高则可以选择弯折结构或回形结构，弯折结构例如为纵、横的电阻条首尾依次连接形成的结构，回形结构例如由中心点依次向外环绕的回字形成的结构，其一端在中心点，另一端在最外圈。
在本发明中，在MOS器件之间的隔离区域之上形成了电阻结构，电阻结构位于隔离区域之上不会影响MOS器件本身的性能，在MOS器件受到损伤时，通过给电阻结构通电，可以对MOS器件进行加热，从而使界面缺陷处或栅介质中氧空位捕获的电荷得以释放，达到损伤被修复的目的；同时，也可以使层间介质或栅电极等膜层中所带的H离子释放至界面处，进行缺陷的修复。
以上对本发明的半导体器件结构进行了说明，为了更好的理解本发明的技术方案和技术效果，以下将结合附图对具体的半导体器件实施例的制造方法进行详细的说明。
实施例一
在该实施例中，电阻结构与MOS器件的栅极具有相同的材料和结构，在同一步骤中形成，与后栅工艺具有很好的兼容性。
步骤S101，提供半导体衬底，参考图2所示。
在本发明实施例中，所述半导体衬底200可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，GermaniumOn Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
在本实施例中，所述半导体衬底100为硅衬底。
步骤S102，在半导体衬底100中形成隔离102，参考图2所示。
在本实施例中，具体的，在半导体衬底100上形成第一硬掩膜层(图未示出)，如氧化硅与氮化硅的叠层，图案化该硬掩膜层，并刻蚀衬底100，在衬底中形成沟槽，而后，填充沟槽，如二氧化硅或其他可以分开器件的有源区的材料，从而形成隔离102，如图2所示。
步骤S103，淀积伪栅材料103，并进行刻蚀，以在半导体衬底100上形成伪栅极104，以及在隔离102上形成伪电阻结构105，如图3-4所示。
具体的，首先，如图3所示，淀积伪栅材料103，在淀积伪栅材料之前，可以先淀积伪栅介质层(图未示出)，伪栅介质层可以为热氧化层或其他合适的介质材料，例如氧化硅、氮化硅等，在本实施例中，可以为二氧化硅，可以通过热氧化的方法来形成。所述伪栅材料可以为非晶硅、多晶硅或氧化硅等，在本实施例中，可以为非晶硅。
而后，可以在伪栅材料103上形成第二硬掩膜层(图未示出)，并将第二掩膜层图案化，使其同时具有伪栅极和电阻结构的图案，电阻结构的图案可以根据具体的需要来设置，例如可以为条形图案、弯折图案或回形图案，本实施例中，为条形图案，而后，以该硬掩膜为掩蔽，继续刻蚀伪栅材料，从而，在半导体衬底100上形成伪栅极104，以及在隔离102上形成伪电阻结构105，如图4所示。
在步骤S104，在伪栅极104两侧形成源漏区108，参考图5所示。
具体的，首先，进行侧墙工艺，在该步骤中，将在伪栅极104以及伪电阻结构105的侧壁上都形成侧墙106，如图5所示，该侧墙106可以为一层或多层结构，可以通过淀积合适的介质材料，例如氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料或其他合适的材料及其组合，而后，进行RIE(反应离子刻蚀)，仅在伪栅极104以及伪电阻结构105的侧壁上形成侧墙106。
而后，可以通过离子注入的方式，通过根据期望的晶体管结构，注入p型或n型掺杂物或杂质到半导体衬底100中，而后进行退火，以激活掺杂，从而形成源漏区108，源漏区108中还可以进一步包括源漏延伸区。其他实施例中，还可以通过外延生长并原位掺杂的方式形成源漏区，以提高源漏区的应力，进而提高器件的性能。
进一步的，还可以在源漏区108上形成金属硅化物层109，可以通过淀积金属材料，如Co、Pt等，而后，进行热退火，金属材料与半导体衬底反应，形成金属硅化物，最后，去除未反应的金属材料，该金属硅化物层可以减小接触电阻，降低欧姆接触。
在步骤S105，覆盖层间介质层110，参考图6所示。
可以通过淀积介质材料，例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)等，并进行平坦化工艺，直至暴露出伪栅极的上表面，来形成该层间介质层110，如图6所示，层间介质层可以为单层或多层结构。
在步骤S106，去除伪栅极和伪电阻结构，以形成开口112，参考图7所示。
可以采用湿蚀刻和/或干蚀刻除去伪栅极，以及进一步去除伪栅介质层，具体的，可以采用四甲基氢氧化铵(TMAH)KOH去除伪栅极和伪电阻结构，以及伪栅介质层，直至暴露出衬底100表面，形成开口112，如图7所示。
在其他实施例中，还可以继续将开口112下的隔离去除一部分，使得隔离102区域的开口深度更深。
在步骤S107，在开口中填充栅极材料，以形成替代栅极以及电阻结构，参考图8所示。
具体的，首先，进行热氧化，在开口中的衬底的表面上形成界面层114，界面层可以为氧化硅、氮化硅、氮氧化硅或其他材料，而后，分别淀积替代介质材料和替代栅极材料，并进行平坦化，直至去除层间介质层上的栅介质材料和栅极材料，从而形成替代栅极以及电阻结构，如图8所示，形成的替代栅极与电阻结构具有相同的结构和相同材料。替代介质材料可以为高k介质材料，高k介质材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等。栅电极可以为一层或多层结构，栅电极可以包括金属栅电极或金属电极与多晶硅的叠层，例如可以包括：Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx、HfCx、Ru、TaNx、TiAlN、WCN、MoAlN、RuOx、多晶硅或其他合适的材料，或他们的组合。
此后，可以根据制造需要对所述器件进行进一步的加工，如形成接触及互连结构等。
至此，形成了本实施例的半导体器件，在本实施例中，与栅极在同一工艺中形成，与后栅工艺具有很好的兼容性。
实施例二
在本实施例中，仅描述与实施例一不同的部分，相同的部分视为与实施例一相同，将不再赘述。本实施例中，在前栅工艺中集成该电阻结构。
在步骤S201和步骤S202，提供半导体衬底200，以及在半导体衬底中形成隔离202，参考图9所示。
同实施例一中的步骤S101和步骤102。
在步骤S203，在半导体衬底200上形成MOS器件，参考图10所示。
在该步骤中，可以采用传统的前栅制造工艺形成MOS器件。在本实施例中，具体的，首先，淀积栅介质材料以及栅极材料，而后，进行图案化，以形成栅介质层203和栅极204，而后，形成侧墙206，以及源漏区208，在源漏区上进一步进行硅化，以形成金属硅化物层209，如图10所示。
在步骤S204，覆盖层间介质层210，参考图11所示。
在淀积介质材料之后，例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)等，并进行平坦化工艺，直至暴露出栅极的上表面，从而形成层间介质层210，如图11所示。
在步骤S205，刻蚀层间介质层210，以在隔离区域202之上形成开口212，参考图12所示。
通过刻蚀层间介质层，来形成电阻结构的开口图案，电阻结构的图案可以根据具体的需要来设置，例如可以为条形图案、弯折图案或回形图案，本实施例中，为条形图案，刻蚀可以停止在隔离202之上，形成与栅极基本等高的电阻结构，如图12所示；也可以进一步进行刻蚀，去除部分厚度的隔离202，形成更深的开口202，如图13所示。
在步骤S206，进行开口202的填充，以形成电阻结构214，参考图14所示。
具体的，可以填充金属材料或多晶硅，对于多晶硅材料可以进行掺杂，以提高其导电性，金属材料例如可以为Cu、Ni或他们的合金等，而后，进行平坦化，直至去除层间介质层上的材料，从而形成电阻结构214，形成的电阻结构214可以位于隔离202表面之上，如图14所示，也可以为至少电阻结构214的下部形成在隔离202中，如图15所示。
此后，可以根据制造需要对所述器件进行进一步的加工，如形成接触及互连结构等。
至此，形成了本实施例的半导体器件，在本实施例中，电阻结构在形成层间介质层之后形成，与前栅工艺具有很好的兼容性。
实施例三
在本实施例中，仅描述与实施例一不同的部分，相同的部分视为与实施例一相同，将不再赘述。在本实施例中，在前栅工艺形成栅极的同时形成电阻结构，工艺更为简单易行。
步骤S301，提供半导体衬底，参考图2所示。
在本发明实施例中，所述半导体衬底200可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，GermaniumOn Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
在本实施例中，所述半导体衬底100为硅衬底。
步骤S302，在半导体衬底100中形成隔离102，参考图2所示。
在本实施例中，具体的，在半导体衬底100上形成第一硬掩膜层(图未示出)，如氧化硅与氮化硅的叠层，图案化该硬掩膜层，并刻蚀衬底100，在衬底中形成沟槽，而后，填充沟槽，如二氧化硅或其他可以分开器件的有源区的材料，从而形成隔离102，如图2所示。
步骤S303，进行栅介质材料(图未示出)的沉积，并形成掺杂的栅极材料103，栅极材料为多晶硅，参考图3所示。
所述栅介质材料可以为氧化硅、氮氧化硅或高k介质材料等，本实施例中，所述栅极材料为多晶硅，多晶硅进行掺杂之后，可以作为电极，由于提高了导电性，同时，也可以用于形成本发明的电阻结构。
在形成掺杂的多晶硅栅极材料时，可以通过原位掺杂多晶硅栅极材料，来形成掺杂的栅极材料，通过该工艺，可以形成低阻的多晶硅栅极；另外，还可以先进行多晶硅栅极材料的沉积，而后，进行注入掺杂，并进行热退火，从而形成掺杂的栅极材料，通过该工艺，可以形成高阻的多晶硅栅极。
步骤S304，进行图案化，以形成栅极104，并同时在隔离102上形成电阻结构105，参考图4所示。
可以在栅极材料103上形成硬掩膜层(图未示出)，并将该掩膜层图案化，使其同时具有伪栅极和电阻结构的图案，电阻结构的图案可以根据具体的需要来设置，例如可以为条形图案、弯折图案或回形图案，本实施例中，为条形图案，而后，以该硬掩膜为掩蔽，继续刻蚀栅极材料，从而，在半导体衬底100上形成栅极104，同时，在隔离102上形成伪电阻结构105，参考图4所示。
步骤S305，在栅极104两侧形成源漏区108，参考图5所示。
该步骤可以采用传统的CMOS器件制造工艺来形成，可以采用同实施例一的步骤S104的方法来形成源漏区。
而后，继续形成层间介质层。
至此，形成了本实施例的半导体器件，在本实施例中，电阻结构与栅极同时形成，工艺更为简单，且与前栅工艺具有很好的兼容性。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种半导体器件，其特征在于，包括：
半导体衬底；
半导体衬底上的MOS器件；
MOS器件之间的隔离；
隔离区域上的电阻结构；
覆盖MOS器件及电阻结构的介质层。
2.根据权利要求1所述的半导体器件，其特征在于，所述电阻结构形成在隔离表面之上。
3.根据权利要求2所述的半导体器件，其特征在于，所述电阻结构与MOS器件的栅极具有相同的材料和结构。
4.根据权利要求1所述的半导体器件，其特征在于，至少电阻结构的下部形成在隔离中。
5.根据权利要求1-4中任一项所述的半导体器件，其特征在于，所述电阻结构为条形结构、弯折结构或回形结构。
6.一种半导体器件的制造方法，其特征在于，包括步骤：
提供半导体衬底；
在半导体衬底上形成MOS器件，MOS器件之间形成有隔离，并在隔离区域上形成电阻结构，以及覆盖层间介质层。
7.根据权利要求6所述的制造方法，其特征在于，在半导体衬底上形成MOS器件，MOS器件之间形成有隔离，并在隔离区域上形成电阻结构，以及覆盖层间介质层的步骤包括：
在半导体衬底中形成隔离；
淀积伪栅材料，并进行刻蚀，以在半导体衬底上形成伪栅极，以及在隔离上形成伪电阻结构；
在伪栅极两侧形成源漏区；
覆盖层间介质层；
去除伪栅极和伪电阻结构，以形成开口；
在开口中填充栅极材料，以形成替代栅极以及电阻结构。
8.根据权利要求6所述的制造方法，其特征在于，在半导体衬底上形成MOS器件，MOS器件之间形成有隔离，并在隔离区域上形成电阻结构；覆盖层间介质层的步骤包括：
在半导体衬底中形成隔离；
在半导体衬底上形成MOS器件；
覆盖层间介质层；
刻蚀层间介质层，以在隔离区域之上形成开口；
进行开口的填充，以形成电阻结构。
9.根据权利要求8所述的制造方法，其特征在于，刻蚀层间介质层的步骤中，还包括：进一步刻蚀部分厚度的隔离，以在隔离区域之上形成开口。
10.根据权利要求6所述的制造方法，其特征在于，在半导体衬底上形成MOS器件，MOS器件之间形成有隔离，并在隔离区域上形成电阻结构的步骤包括：
在衬底中形成隔离；
在衬底上沉积栅介质材料，并形成掺杂的栅极材料，栅极材料为多晶硅；
进行图案化，以形成栅极，并同时在隔离上形成电阻结构；
在栅极两侧形成源漏区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510604676.6A CN106549014B (zh) | 2015-09-21 | 2015-09-21 | 一种半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510604676.6A CN106549014B (zh) | 2015-09-21 | 2015-09-21 | 一种半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106549014A true CN106549014A (zh) | 2017-03-29 |
| CN106549014B CN106549014B (zh) | 2020-04-14 |
Family
ID=58365298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510604676.6A Active CN106549014B (zh) | 2015-09-21 | 2015-09-21 | 一种半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106549014B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108878419A (zh) * | 2017-05-09 | 2018-11-23 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN111855706A (zh) * | 2020-07-28 | 2020-10-30 | 哈尔滨工业大学 | 半导体材料辐射诱导位移缺陷的检测方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030098473A1 (en) * | 2001-11-27 | 2003-05-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| CN1725507A (zh) * | 2004-06-23 | 2006-01-25 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
| KR20090002488A (ko) * | 2007-06-29 | 2009-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
| CN101211820B (zh) * | 2006-12-26 | 2010-09-08 | 海力士半导体有限公司 | 用于制造半导体器件的方法 |
| US20110057264A1 (en) * | 2005-08-29 | 2011-03-10 | Stmicroelectronics (Crolles 2) Sas | Method for protecting the gate of a transistor and corresponding integrated circuit |
| US20120135592A1 (en) * | 2010-11-26 | 2012-05-31 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device |
-
2015
- 2015-09-21 CN CN201510604676.6A patent/CN106549014B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030098473A1 (en) * | 2001-11-27 | 2003-05-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| CN1725507A (zh) * | 2004-06-23 | 2006-01-25 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
| US20110057264A1 (en) * | 2005-08-29 | 2011-03-10 | Stmicroelectronics (Crolles 2) Sas | Method for protecting the gate of a transistor and corresponding integrated circuit |
| CN101211820B (zh) * | 2006-12-26 | 2010-09-08 | 海力士半导体有限公司 | 用于制造半导体器件的方法 |
| KR20090002488A (ko) * | 2007-06-29 | 2009-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
| US20120135592A1 (en) * | 2010-11-26 | 2012-05-31 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108878419A (zh) * | 2017-05-09 | 2018-11-23 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN108878419B (zh) * | 2017-05-09 | 2020-10-09 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN111855706A (zh) * | 2020-07-28 | 2020-10-30 | 哈尔滨工业大学 | 半导体材料辐射诱导位移缺陷的检测方法 |
| CN111855706B (zh) * | 2020-07-28 | 2023-08-15 | 哈尔滨工业大学 | 半导体材料辐射诱导位移缺陷的检测方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106549014B (zh) | 2020-04-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103219380B (zh) | 鳍式场效应晶体管及其形成方法 | |
| US10032675B2 (en) | Method for fabricating semiconductor device | |
| CN108243625B (zh) | 具有金属栅极的分裂栅极非易失性闪存存储器单元及其制造方法 | |
| CN101714526B (zh) | 半导体元件的制造方法 | |
| US9391075B2 (en) | Integrated circuit and method for fabricating the same having a replacement gate structure | |
| US8847295B2 (en) | Structure and method for fabricating fin devices | |
| US20130307079A1 (en) | Etch resistant barrier for replacement gate integration | |
| KR101740100B1 (ko) | Ｈｋ－ｍｇ 프로세스에 임베디드된 스플릿 게이트형 메모리를 위한 ｃｍｐ 제조 방안 | |
| CN102810476B (zh) | 鳍式场效应晶体管的制造方法 | |
| CN106601737A (zh) | 半导体装置 | |
| US8765591B2 (en) | Semiconductor device having metal gate and manufacturing method thereof | |
| CN104821296A (zh) | 半导体器件及其形成方法 | |
| CN105826242A (zh) | 半导体结构及其形成方法 | |
| US9853116B2 (en) | Partial sacrificial dummy gate with CMOS device with high-k metal gate | |
| US8551847B2 (en) | Method for forming metal gate | |
| US9263556B2 (en) | Silicide process using OD spacers | |
| CN107346782B (zh) | 鳍型场效应晶体管及其制造方法 | |
| US20120088345A1 (en) | Method of forming silicide for contact plugs | |
| CN106548940A (zh) | 半导体元件及其制作方法 | |
| US9129855B2 (en) | Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology | |
| CN107017206A (zh) | 半导体装置及制造方法 | |
| CN112582265B (zh) | 半导体结构及其形成方法 | |
| CN106549014A (zh) | 一种半导体器件及其制造方法 | |
| CN106298665B (zh) | 半导体器件的制造方法 | |
| CN103295903A (zh) | 围栅结构的鳍式半导体器件的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |