WO2020037669A1 - 电熔丝及其制造方法、存储单元 - Google Patents

电熔丝及其制造方法、存储单元 Download PDF

Info

Publication number
WO2020037669A1
WO2020037669A1 PCT/CN2018/102311 CN2018102311W WO2020037669A1 WO 2020037669 A1 WO2020037669 A1 WO 2020037669A1 CN 2018102311 W CN2018102311 W CN 2018102311W WO 2020037669 A1 WO2020037669 A1 WO 2020037669A1
Authority
WO
WIPO (PCT)
Prior art keywords
isolation
fuse
active region
preset active
region
Prior art date
Application number
PCT/CN2018/102311
Other languages
English (en)
French (fr)
Inventor
王文轩
沈健
王红超
Original Assignee
深圳市为通博科技有限责任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 深圳市为通博科技有限责任公司 filed Critical 深圳市为通博科技有限责任公司
Priority to EP18914944.6A priority Critical patent/EP3648160B1/en
Priority to PCT/CN2018/102311 priority patent/WO2020037669A1/zh
Priority to CN201880001204.3A priority patent/CN111095546B/zh
Priority to US16/664,787 priority patent/US10991655B2/en
Publication of WO2020037669A1 publication Critical patent/WO2020037669A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components

Abstract

本申请实施例提供了一种电熔丝及其制造方法、存储单元，方法包括：提供一半导体衬底，所述半导体衬底包括预设有源区；在半导体衬底上形成隔离区，其中，所述隔离区与所述预设有源区之间具有高度差并通过至少一侧壁相连；在所述预设有源区上形成阴电极和阳电极；以及在所述侧壁上形成用于连接所述阴电极和阳电极的熔断体，使得熔断体的线宽脱离半导体工艺的极限线宽限制，实现电熔丝的实际线宽可以小于半导体工艺的极限线宽，尤其在同一半导体工艺平台下摆脱其极限线宽的限制从而实现较小的电熔丝实际线宽，从而在熔断时需要的熔断电流较小，进一步地，作为其控制单元的晶体管结构也较小，从而减小了单一存储单元所占面积，提高了存储器的存储容量。

Description

电熔丝及其制造方法、存储单元 技术领域
本申请实施例涉及半导体技术领域，尤其涉及一种电熔丝及其制造方法、存储单元。
背景技术
电熔丝(Electrically programmable fuse，简称e-fuse)具有结构简洁、成本低、可靠性高的优点，因此被广泛应用于MOS芯片之中作为一种非易失性可编程存储器的重要组成部分，比如用作实现存储器阵列中的冗余功能以及用于永久保存芯片ID等信息。
电熔丝可以通过在低阻状态以及高阻状态之间转换而实现编程，其编程实现原理是通过在一定大小的电流驱动下，电熔丝所包含的熔断体发生电迁移现象，导致电熔丝从低阻态转变为高阻态，且过程不可逆。由于其编程过程是通过电流的注入实现，因此可以在芯片封装后进行编程，大大提高了其应用范围。
电熔丝的结构具体包括阴阳电极以及电连接阴阳电极的熔断体。电熔丝的宽度决定于熔断体的线宽，而传统电熔丝的结构受限于半导体工艺极限线宽的影响，熔断体的极限宽度不能小于半导体工艺的极限线宽，即电熔丝的实际线宽不会小于半导体工艺的极限线宽，或者又称熔断体的实际线宽要比其理论线宽要大。
在工艺能力一定的情况下，受限于较大的电熔丝实际线宽，其熔断电流要达到一定的大小才能完全熔断电熔丝，从而达到编程效果。进一步地，为了提供可满足电熔丝熔断要求的电流量，作为其控制单元的晶体管结构大小也要满足一定要求，最终导致包括电熔丝的单一存储单元所占面积较大，降低了存储器的存储容量。
发明内容
有鉴于此，本发明实施例所解决的技术问题之一在于提供一种电熔丝及其制造方法、存储单元，用以克服或者缓解现有技术中上述缺陷。
本申请实施例提供了一种电熔丝的制造方法，其包括：
提供一半导体衬底，所述半导体衬底包括预设有源区；
在半导体衬底上形成隔离区，其中，所述隔离区与所述预设有源区之间具有高度差并通过至少一侧壁相连；
在所述预设有源区上形成阴电极和阳电极；以及
在所述侧壁上形成用于连接所述阴电极和阳电极的熔断体。
本申请实施例提供了一种电熔丝，其包括：半导体衬底、阴电极、阳电极以及电连接所述阴电极和阳电极的熔断体；所述半导体衬底包括预设有源区，所述阴电极和所述阳电极形成在所述预设有源区上；所述半导体衬底上形成有隔离区，所述隔离区与所述预设有源区之间具有高度差并通过至少一侧壁相连，所述熔断体形成在所述侧壁上。
本申请实施例提供了一种存储单元，其包括任一实施例中所述的电熔丝。
本申请实施例中，由于电熔丝包括：半导体衬底、阴电极、阳电极以及电连接所述阴电极和阳电极的熔断体；所述半导体衬底包括预设有源区，所述阴电极和所述阳电极形成在所述预设有源区上；所述半导体衬底上形成有隔离区，所述隔离区与所述预设有源区之间具有高度差并通过至少一侧壁相连，所述熔断体形成在所述侧壁上，使得熔断体的线宽脱离半导体工艺的极限线宽限制，实现电熔丝的实际线宽可以小于半导体工艺的极限线宽，尤其在同一半导体工艺平台下摆脱其极限线宽的限制从而实现较小的电熔丝实际线宽，从而在熔断时需要的熔断电流较小，进一步地，作为其控制单元的晶体管结构也较小，从而减小了单一存储单元所占面积，提高了存储器的存储容量。
附图说明
后文将参照附图以示例性而非限制性的方式详细描述本申请实施例的一些具体实施例。附图中相同的附图标记标示了相同或类似的部件或部分。本领域技术人员应该理解，这些附图未必是按比例绘制的。附图中：
图1A为本申请实施例一的电熔丝的平面结构示意图；
图1B为图1A实施例中电熔丝沿X方向剖视结构示意图。
图1C为图1A实施例中电熔丝沿Y方向剖视结构示意图；
图2为本申请实施例二中电熔丝制造方法流程示意图；
图3A为本申请实施例中形成的凹槽与预设有源区的平面结构示意图；
图3B为本申请实施例中形成的凹槽与预设有源区沿X方向剖视结构示意图；
图3C为本申请实施例中形成的凹槽与预设有源区沿Y方向剖视结构示意图；
图3D为本申请实施例中去除掉凹槽中部分隔离介质后的平面结构示意图；
图3E为本申请实施例中去除掉凹槽中部分隔离介质后沿X方向的剖视结构示意图；
图3F为本申请实施例中去除掉凹槽中部分隔离介质后沿Y方向的剖视结构示意图；
图3G为本申请实施例中形成氧化层后的平面结构示意图；
图3H为本申请实施例中形成氧化层后沿X方向的剖视结构示意图；
图3I为本申请实施例中形成氧化层后沿Y方向的剖视结构示意图；
图3J为本申请实施例中形成寄生的多晶硅层后的平面结构示意图；
图3K为本申请实施例中形成寄生的多晶硅层后沿X方向的剖视结构示意图；
图3L为本申请实施例中寄生的多晶硅层后沿Y方向的剖视结构示意图；
图4A为本申请实施例三中电熔丝的平面结构示意图；
图4B为图4A所示电熔丝沿X1方向的剖视结构示意图；
图4C为图4A所示电熔丝沿X2方向的剖视结构示意图；
图4D为图4A所示电熔丝沿Y1方向的剖视结构示意图；
图4E为图4A所示电熔丝沿Y2方向的剖视结构示意图。
图5为本申请实施例四中电熔丝的平面结构示意图；
图6为本申请实施例五中电熔丝的平面结构示意图。
具体实施方式
实施本发明实施例的任一技术方案必不一定需要同时达到以上的所有优点。
为了使本领域的人员更好地理解本发明实施例中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明实施例一部分实施例，而不是全部的实施例。基于本发明实施例中的实施例，本领域普通技术人员所获得的所有其他实施例，都应当属于本发明实施例保护的范围。
下面结合本发明实施例附图进一步说明本发明实施例具体实现。
本申请下述实施例提供的电熔丝在结构上可以包括：半导体衬底、阴电极、 阳电极以及电连接所述阴电极和阳电极的熔断体；所述半导体衬底包括预设有源区，所述阴电极和所述阳电极形成在所述预设有源区上；所述半导体衬底上形成有隔离区，所述隔离区与所述预设有源区之间具有高度差并通过至少一侧壁相连，所述熔断体形成在所述侧壁上。
所述熔断体的熔断并非物理上的断裂，实际是利用电迁移原理造成的熔丝表层金属迁移形成高阻态的状态。
对应地，为制造出具有上述结构的电熔丝，本申请下述实施例中提供的制造方法，具体可包括如下流程步骤：提供一半导体衬底，所述半导体衬底包括预设有源区；在半导体衬底上形成隔离区，其中，所述隔离区与所述预设有源区之间具有高度差并通过至少一侧壁相连；在所述预设有源区上形成阴电极和阳电极；以及在所述侧壁上形成用于连接所述阴电极和阳电极的熔断体。
为了对本申请实施例中的电熔丝及其制造方法、存储单元作出清楚的示例性说明，下面将分别举例四种不同的电熔丝结构以及对应的制造方法。
图1A为本申请实施例一的电熔丝的平面结构示意图；图1B为图1A实施例中电熔丝沿X方向剖视结构示意图。本实施例中，以熔断电流沿着X方向为例进行说明。图1A从俯视角度对电熔丝的具体结构进行说明，图1B从X方向剖视角度对电熔丝的具体结构进行说明。
如图1A、1B所示，半导体衬底101上具有隔离区102以及预设有源区100，预设有源区100上形成有一个阴电极107、一个阳电极108，由于熔断电流沿着Y方向，因此，阴电极107、阳电极108从图1A上来看，位于上下两侧；而预设有源区100与隔离区102之间形成有熔断体109。如图1B所示，该熔断体109可以包括氧化层103、多晶硅层104、金属硅化物层105。熔断体109的宽度为如图1A中W所示沿着X方向。
在其他本实施例中，如果熔断电流是沿着X方向流动，则电熔丝的线宽为沿着Y方向的宽度，与此同时，阴电极107、阳电极108位于图1A所示的左右两侧。
进一步地，本实施例中，电熔丝还包括连接单元106，用于使得所述电熔丝与外部电路连接。本实施例中，连接单元106的数量具体根据与外部电路进行连接的需求，以及所需通过电流量而定，而在本实施例中，示例性地，在阳电极108上设置有两个连接单元106，在阴电极107上设置有四个连接单元106。
如图1B所示，由于熔断电流沿着Y方向，从X方向的剖视结构示意图上可看出，位于预设有源区100与隔离区102之间的左右两个侧壁A上均设置有 氧化层103、多晶硅层104、金属硅化物层105，金属硅化物层105位于多晶硅层104的上表面，或者说金属硅化物层105覆盖于多晶硅层104的表面。
本实施例中，沿着X方向，熔断体109也形成于隔离区102与预设有源区100的交界处P。
再参见图1B，预设有源区100与隔离区102之间形成高度差，或者称之为预设有源区100与隔离区102的上表面(或者又称最高的表面)不在同一平面内，且预设有源区100与隔离区102之间形成侧壁A。从X方向来看，该高度差可以使得所述预设有源区100与所述隔离区102之间形成梯形区域。如果沿着熔断电流的方向即Y方向来看，由于预设有源区100与隔离区102之间具有高度差，使得熔断体具有接近垂直的尖角，在施加熔断电流的过程中会在此处出现电场集中现象，导致熔断此处更加容易，所需熔断电流的大小也会大比例降低。
图1C为图1A实施例中电熔丝沿Y方向剖视结构示意图；如图1C所示，本实施例中，以阴电极107、阳电极108以及熔断体109具有同样的材质以及同样的层结构为例，即从图1C上来看，熔断体109沿着Y方向(即熔断电流的方向)从阴电极107的一端、隔离区102与预设有源区100相邻的左右两交界P延伸到阳电极108的一端，从而将阴电极107以及阳电极108连接起来。另外，连接单元106可以设置在阴电极107以及阳电极108中的金属硅化物层105上方。
本实施例中，由于预设有源区100与隔离区102具有高度差，所以，沿着熔断电流的方向来看，预设有源区100与隔离区102具有阶梯状区域(有源区--侧壁-隔离区--侧壁-有源区)，从而使得熔断体具有接近垂直的尖角。
本实施例中，如前所述，如果阴电极107、阳电极108以及熔断体109具有同样的材质且形成相同的层结构，具体如其均包括氧化层、多晶硅层、金属硅化物层这三层的话，即阳电极108包括氧化层103、多晶硅层104、金属硅化物层105，金属硅化物层105设置在多晶硅层104的上表面，类似的，阴电极107也包括氧化层103、多晶硅层104、金属硅化物层105，金属硅化物层105设置在多晶硅层104的上表面，熔断体109同样包括氧化层103、多晶硅层104、金属硅化物层105，金属硅化物层105设置在多晶硅层104的上表面时，可以在形成熔断体109的时候利用同一工艺同步形成所述阴电极107、阳电极108，或者，在形成所述阴电极107、阳电极108时利用同一工艺同步形成熔断体109，以简化工艺步骤，降低生产成本。
但是，在其他实施例中，对于本领域普通技术人员来说，如果阴电极107、阳电极108以及熔断体109使用不同的材质形成不同的层结构，则阴电极107、阳电极108以及熔断体109的形成可以采用不同的工艺分步形成，比如，在形成设置隔离区102的凹槽之后，就在预设有源区100形成阴电极107、阳电极108，之后，再形成熔断体；或者，先形成熔断体109，再形成阴电极107、阳电极108。
下述通过图2及各个步骤之后的结构示意图对形成上述图1A-图1C所示电熔丝的制造方法进行示例性解释。
图2为本申请实施例二中电熔丝制造方法流程示意图；如图2所示，其包括如下步骤S201-S204：
S201、提供一半导体衬底，所述半导体衬底包括预设有源区；
本实施例中，半导体衬底可以为未进行掺杂的单晶硅、掺杂过的单晶硅、绝缘体上硅(Silicon-on-insulator,SOI)、碳化硅或其他方式形成的半导体衬底。具体地，本实施例中所选用的半导体衬底比如为P型硅衬底。
S202、在半导体衬底上形成隔离区，其中，所述隔离区与所述预设有源区之间具有高度差并通过至少一侧壁相连；
具体地，本实施例中，自所述半导体衬底的上表面向下形成一凹槽，所述凹槽的底面形成所述隔离区，所述凹槽的侧壁用于连接所述隔离区与所述预设有源区。在一具体应用场景中，可以通过光刻以及刻蚀自所述半导体衬底的上表面向下形成一凹槽。在一具体应用场景中，可以首先通过在所述凹槽中填满隔离介质如氧化物；再去除所述凹槽中的部分隔离介质形成所述隔离区，并使得所述隔离区与所述预设有源区之间具有高度差并通过至少一侧壁相连。本实施例中，所述凹槽为口字型凹槽，在口字型凹槽中填充隔离介质形成隔离区，则形成一个所述隔离区以及一个预设有源区，比如所述隔离区被所述预设有源区环绕。
进一步地，在半导体衬底上通过标准MOS隔离区域工艺在口字型凹槽中填充隔离介质，该隔离介质可以是浅沟道隔离(Shallow Trench Isolation，简称STI)氧化物，或通过硅的局部氧化(Local Oxidation of Silicon，简称LOCOS)工艺生成场氧化物(Field Oxide)等隔离介质，再去除所述凹槽中的部分氧化物形成所述隔离区。具体地，本实施例中，隔离区为浅沟道隔离区。
具体地，在凹槽中填满隔离介质后，在形成熔断体的区域开设置光阻开口后进行定量蚀刻，直至剩下的隔离介质具有可实现同一衬底上器件之间隔离所 需的厚度，即去除所述隔离区中的部分隔离介质，使得所述预设有源区与所述隔离区直接具有高度差，或者又称之所述预设有源区与所述隔离区的上表面不在同一平面。
本实施例中，由于在凹槽中填满隔离介质后，在进行蚀刻时待设置熔断体的区域未被光阻层遮蔽，因此，在蚀刻时只有待设置熔断体的区域中隔离介质被刻蚀掉，从而可形成具有高度差的隔离区以及预设有源区，以及所述预设有源区与所述隔离区之间的侧壁。
在一具体应用场景中，可以具体采用湿法氧化物蚀刻工艺，可用设定浓度比例的氢氟酸溶液(如浓度1％)或缓冲氧化物刻蚀液(Buffered Oxide Etch，BOE)进行刻蚀。缓冲氧化物刻蚀液具体可由氢氟酸(49％)与水或氟化铵与水混合而成。此处使用氢氟酸溶液或缓冲氧化物刻蚀液进行湿法氧化物蚀刻仅是举例，并非限定。
但是，如果忽略工艺的局限性或不考虑工艺的成本，也可以直接在凹槽中填充部分氧化物，直接使得所述隔离区与所述预设有源区之间具有高度差并通过至少一侧壁相连。
S203、在所述预设有源区上形成阴电极和阳电极；
S204、在所述侧壁上形成用于连接所述阴电极和阳电极的熔断体。
当熔断体包括上述氧化层、多晶硅层、金属硅化物层时，在形成熔断时，依次在所述侧壁上形成氧化层、多晶硅层、金属硅化物层，以形成所述熔断体。其中，通过对所述多晶硅层进行刻蚀形成残留或者寄生的多晶硅层，在残留或者寄生的多晶硅层表面形成金属硅化物层。所述金属硅化物层可以包括钛金属硅化物、钴金属硅化物、钨金属硅化物中的至少一种。
如前所述，由于考虑的工艺成本，阴电极、阳电极和熔断体使用相同的材质、具有相同的层结构，即上述三层结构(即上述氧化层103、多晶硅层104、金属硅化物层105)，对于每层来说，阴电极、阳电极和熔断体由相同的材质组成。为此，在形成上述熔断体时，利用相同的工艺同步形成组成阴电极、阳电极的上述氧化层103、多晶硅层104、金属硅化物层105。
本实施例中，可以利用MOS制造工艺流程同步形成上述熔断体、阴电极、阳电极，比如具体利用低压力化学气相沉积法(Low Pressure Chemical Vapor Deposition，简称LPCVD)在有源区上表面以及所述侧壁上形成上述氧化层103，再在该氧化层103上沉积多晶硅层104，沉积的多晶硅层104的厚度可以通过控制沉积的时间来调整。之后，再通过MOS多晶硅光刻与刻蚀工艺对沉积的 多晶硅层104进行刻蚀。
本实施例中，由于预设有源区与隔离区之间具有侧壁，因此，在经过多晶硅光刻与刻蚀工艺之后，会在侧壁上残留未被完全刻蚀干净的多晶硅(即残留的多晶硅层)或者又称之形成寄生的多晶硅层，形成多晶硅边墙结构。最后，在残留或者寄生的多晶硅层表面形成金属硅化物层。形成金属硅化物层可以通过多晶硅的金属化来实现，以最终形成低阻态的熔断体。与此同时，同步形成阳电极、阴电极。多晶硅的金属化具体可以采用MOS标准多晶硅金属化工艺。
本实施例中，由于阴电极、阳电极和熔断体使用相同的材质、具有相同的层结构，上述步骤S203、S204是同步执行的。但是，如前所述，若阴电极、阳电极和熔断体使用不同的材质、具有不同的层结构，步骤S203、S204可以分开执行，比如在形成凹槽之后，就先在有源区形成阴电极、阳电极；或者，在形成熔断体之后，再在有源区形成阴电极、阳电极。
以下结合各个步骤处理后的结构示意图进行上述制造方法的解释。
参见图3A，为本申请实施例中形成的凹槽与预设有源区100的平面结构示意图；再参见图3B，为本申请实施例中形成的凹槽与预设有源区100沿X方向剖视结构示意图；再参见图3C，为本申请实施例中形成的凹槽与预设有源区100沿Y方向剖视结构示意图；参见3A-3C，凹槽中填充满隔离介质200，在实际工艺过程中，隔离介质200填充的高度可能会高出预设有源区100的上表面，此时，可以通过研磨工艺进行处理使得填充的隔离介质200的高度与预设有源区100的上表面齐平。
参见图3D，为本申请实施例中去除掉凹槽中部分隔离介质后的平面结构示意图；再参见图3E，为本申请实施例中去除掉凹槽中部分隔离介质后沿X方向的剖视结构示意图；再参见图3F，为本申请实施例中去除掉凹槽中部分隔离介质后沿Y方向的剖视结构示意图；参见3D-3F，通过蚀刻掉凹槽中的部分隔离介质200剩下部分隔离介质200以形成隔离区102，从而使得所述预设有源区100与所述隔离区102之间具有高度差，或者又称之所述预设有源区100与所述隔离区102的上表面不在同一平面。与此同时，所述预设有源区100与所述隔离区102之间梯形侧壁A。
参见图3G，为本申请实施例中形成氧化层后的平面结构示意图；再参见图3H，为本申请实施例中形成氧化层后沿X方向的剖视结构示意图；再参见图3I，为本申请实施例中形成氧化层后沿Y方向的剖视结构示意图；如图3G-3I所示，本实施例中，如前所述，由于阳电极、阴电极以及熔断均包括有氧化层， 因此，可以通过硅的氧化生成工艺在所述侧壁A、所述预设有源区100的上表面形成一层氧化层103，其中包括隔离区中靠近侧壁A的部分区域即上述交界P。
如前所述，由于隔离区120的隔离介质是通过硅的氧化生成工艺形成的，因此，在隔离区上除此部分区域之外的其他表面区域无法再继续通过硅的氧化生成工艺形成氧化层103。但是，在其他实施例中，可以通过沉积工艺在隔离区上除此部分区域之外的其他表面区域形成氧化层103。
参见图3J，为本申请实施例中形成寄生的多晶硅层后的平面结构示意图；再参见图3K，为本申请实施例中形成寄生的多晶硅层后沿X方向的剖视结构示意图；再参见图3L，为本申请实施例中寄生的多晶硅层后沿Y方向的剖视结构示意图；如图3J-3L所示，在氧化层103上表面形成寄生的多晶硅层104，无论从X方向结合Y方向的剖视结构来看，多晶硅层104覆盖隔离区102与预设有源区的交界P、侧壁A以及预设有源区100的上表面。
在多晶硅层104上表面形成金属硅化物层105后的X方向剖视结构图以及Y方向的剖视结构图如上述图1B和1C所示。
在形成所述阴电极和所述阳电极之后，在所述阴电极和所述阳电极上形成用于与外部电路连接的上述连接单元106。
本实施例中，上述连接单元106比如具体为接触孔(此种情形下该连接单元106业界又称之为Contact)，其形成工艺具体采用标准MOS层间接触孔制造工艺形成，具体包括层间介质(Inter Layer Dielectric)沉积工艺、接触孔(Contact)光刻工艺、刻蚀工艺、接触孔内金属沉积工艺、研磨(化学机械研磨)工艺等。
另外，还可以通过过标准MOS后段工艺形成各层金属互连线与层间介质(图中未示出)。
可选地，本实施例中，标准MOS后段工艺具体可包括后段金属间介电层沉积工艺(Inter Metal Dielectric)、金属间通孔(Via)工艺、形成金属连线的金属沉积工艺、光刻以及刻蚀工艺，以及研磨工艺等。
具体地，连接单元106进一步位于相邻的上下两层金属互连线之间，连接单元106与相邻上下两层的金属互连线形成电气连接。通过金属沉积(本比如AlCu合金)、光刻以及刻蚀工艺在连接单元106上方形成上层金属互连线。
具体地，从下到上形成了第一层金属互连线(即下层金属互连线)之后，一般根据需要，会再形成多层的类似金属互连线；比如，第一层金属互连线(图 中未示出)直接形成在金属多晶硅层105上表面，在第一层金属互连线之上再形成连接单元106(此种情形下该连接单元106业界又称之为via)，连接单元的外围被电介质层包围，此处的电介质层被称作上述层间介质(即Inter metal Dielectric)，然后在连接单元的上方再用相同的工艺产生第二层金属互连线(即上层金属互连线)，以此类推，具体产生几层金属互连线要根据电路本身的需求所决定。
与现有技术中由于预设有源区和隔离区处于同一水平面时进行标准的多晶硅刻蚀相比，电熔丝的线宽受限于半导体工艺的极限线宽(或又称之为最小线宽)，即不能小于半导体工艺的极限线宽。而本实施例中，由于预设有源区和隔离区具有高度差且具有侧壁，从而在进行多晶硅刻蚀时会在侧上残留部分多晶硅层或者又称寄生部分多晶硅层，之后再形成金属多晶硅层，最终形成熔断体，从而不需要专门的工艺去形成熔断体，使得熔断体的线宽脱离了半导体工艺的极限线宽的影响，可使得电熔丝的实际线宽远远小于现有技术中通过正常光刻工艺所定义的电熔丝的线宽。尤其在同一平台的半导体工艺下，可以制造出小于该半导体工艺极限线宽的电熔丝，进一步地，作为其控制单元的晶体管结构也较小，从而减小了单一存储单元所占面积，提高了存储器的存储容量。
图4A为本申请实施例三中电熔丝的平面结构示意图；图4B为图4A所示电熔丝沿X1方向的剖视结构示意图；图4C为图4A所示电熔丝沿X2方向的剖视结构示意图；图4D为图4A所示电熔丝沿Y1方向的剖视结构示意图；图4E为图4A所示电熔丝沿Y2方向的剖视结构示意图。如图4A-4E所示，本实施例中，通过在回字型凹槽中填充隔离介质形成隔离区，通过在回字型凹槽中填充隔离介质形成的隔离区；所述隔离区为通过在回字型凹槽中填充隔离介质形成的隔离区，则形成两个所述隔离区以及两个所述预设有源区，由此存在两个高度差，这两个高度差的数值可以相同，也可以不同。熔断电流的方向仍然为Y方向，与上述图1A及其对应的剖视结构示意图相比，图4A所示的电熔丝结构上，在两个隔离区102之间形成了一个中间的预设有源区100，在两个隔离区102外围形成有另外一个预设有源区100(又可称之为外围预设有源区100)。该中间的预设有源区100具体位于两个隔离区102之间，在该中间的预设有源区100分别与两个隔离区102之间的侧壁A上形成熔断体的氧化层103、多晶硅层104、金属105，而阴电极107、阳电极108以及连接单元106分别形成在沿着Y1方向位于电熔丝上下两端的预设有源区100上。
对照上述图2形成图1A所示电熔丝的制造方法，每个步骤中具体工艺类 似上述图2对应的步骤，其不同之处在于：
对照上述实施例，在半导体衬底101上形成两个凹槽(用于后续形成隔离区102)以及位于两个凹槽之间的预设有源区100，以及沿着Y1方向位于电熔丝上下两端的预设有源区100(如图4A所示)。
对照上述实施例，在形成图4A的隔离区时，对两个待形成隔离区102的凹槽中填充的隔离介质分别进行处理，从而在半导体衬底101上使得沿着X1方向的左右隔离区102与中间的预设有源区100之间分别具有高度差以及所述中间的预设有源区100与所述左右隔离区102之间分别具有侧壁A(如图4B所示)。
对照上述实施例，在形成图4A熔断体时，从沿着X2的方向来看，在所述中间的预设有源区100与左右所述隔离区102分别形成的侧壁A上形成氧化层103(如图4C所示)，并在所述氧化层103、所述中间的预设有源区100与所述左右隔离区102相邻的左右两交界(如图4E所示)处形成多晶硅层，并对所述对多晶硅层进行刻蚀得到残留的多晶硅层104，在残留的多晶硅层104上形成金属硅化物层105。
对照上述实施例，在形成图4A熔断体时，从沿着Y1方向上来看，在所述中间的预设有源区100与所述左右隔离区102分别具有的侧壁A的残留的多晶硅层104上依次形成金属硅化物层105以及电连接单元106(如图4D所示)，从而可以相同的工艺同步形成阳电极、阴电极以及熔断体。
图5为本申请实施例四中电熔丝的平面结构示意图；如图5所示，从平面结构示意图上来看，与图1A相比，区别之处在于，沿着电熔丝的Y方向，上下两端的预设有源区100上分别设置有两个阴电极107、两个阳电极108，每个阴电极107对应有四个连接单元106，每个阳电极108对应有一个连接单元106。示意图中的连接单元106的数量并非具体限定，具体操作过程中可能会放几十个或十几个连接单元106，具体要看所需熔断电流量的大小决定。
为形成具有图5所示的电熔丝，对照上述图2所示制造方法，只要改变多晶硅的沉积与刻蚀开口区域即可实现，具体的沉积与刻蚀参照对上述实施例的记载。
图6为本申请实施例五中电熔丝的平面结构示意图；如图6所示，从平面结构示意图上来看，与图4A相比，区别之处在于，沿着电熔丝的Y方向，上下两端的预设有源区100上分别设置有两个阴电极107、两个阳电极108，每个阴电极107对应有两个连接单元106，每个阳电极108对应有两个连接单元106。 为形成具有图5所示的电熔丝，对照上述图4A所示电熔丝的制造方法，只要改变多晶硅的沉积与开口区域即可实现。
本申请上述实施例中，从平面结构示意图上来看，对于图1A和图2A来说，由于是一对阴阳电极对应左右两条熔断体，因此，只有左右两条熔断体均被熔断方可实现编程。而对于图5和图6来说，由于是一对阴阳电极对应一条熔断体，只要其中一条熔断体被熔断即可实现编程。当然，如果图5和图6的结构也可以理解为是两个电熔丝的结构。
另外，由上述实施例可见，若所述侧壁为两个，则两个所述侧壁上共计设置有两个所述熔断体，两个所述熔断体用于连接在至少一个所述阴电极和至少一个所述阳电极之间。
最后应说明的是：以上实施例仅用以说明本申请实施例的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (17)

  1. 一种电熔丝的制造方法，其特征在于，包括：
    提供一半导体衬底，所述半导体衬底包括预设有源区；
    在半导体衬底上形成隔离区，其中，所述隔离区与所述预设有源区之间具有高度差并通过至少一侧壁相连；
    在所述预设有源区上形成阴电极和阳电极；以及
    在所述侧壁上形成用于连接所述阴电极和阳电极的熔断体。
  2. 根据权利要求1所述的方法，其特征在于，所述在半导体衬底上形成隔离区包括：
    自所述半导体衬底的上表面向下形成一凹槽，所述凹槽的底面形成所述隔离区，所述凹槽的侧壁用于连接所述隔离区与所述预设有源区。
  3. 根据权利要求2所述的方法，其特征在于，自所述半导体衬底的上表面向下形成一凹槽包括：通过光刻以及刻蚀自所述半导体衬底的上表面向下形成一凹槽。
  4. 根据权利要求2所述的方法，其特征在于，所述凹槽的底面形成所述隔离区包括：
    在所述凹槽中填满隔离介质；
    去除所述凹槽中的部分隔离介质形成所述隔离区，并使得所述隔离区与所述预设有源区之间具有高度差并通过至少一侧壁相连。
  5. 根据权利要求1所述的方法，其特征在于，在所述侧壁上形成用于连接所述阴电极和阳电极的熔断体包括：
    依次在所述侧壁上形成氧化层、多晶硅层、金属硅化物层，以形成所述熔断体。
  6. 根据权利要求1所述的方法，其特征在于，在所述侧壁上形成氧化层、多晶硅层、金属硅化物层包括：对所述多晶硅层进行刻蚀形成残留或者寄生的多晶硅层，在残留或者寄生的多晶硅层表面形成金属硅化物层。
  7. 根据权利要求1所述的方法，其特征在于，在所述预设有源区分别形成阴电极和阳电极包括：在所述有源区形成氧化层、多晶硅层、金属硅化物层，以形成所述阴电极和所述阳电极。
  8. 根据权利要求1所述的方法，其特征在于，还包括：在所述阴电极和所述阳电极上形成用于与外部电路连接的连接单元。
  9. 根据权利要求5或7所述的方法，其特征在于，所述金属硅化物层包括钛金属硅化物、钴金属硅化物、钨金属硅化物中的至少一种。
  10. 一种电熔丝，其特征在于，包括：半导体衬底、阴电极、阳电极以及电连接所述阴电极和阳电极的熔断体；所述半导体衬底包括预设有源区，所述阴电极和所述阳电极形成在所述预设有源区上；所述半导体衬底上形成有隔离区，所述隔离区与所述预设有源区之间具有高度差并通过至少一侧壁相连，所述熔断体形成在所述侧壁上。
  11. 根据权利要求10所述的电熔丝，其特征在于，所述阴电极、所述阳电极以及所述熔断体均包括氧化层、多晶硅层、金属硅化物层。
  12. 根据权利要求10所述的电熔丝，其特征在于，所述隔离区为通过在口字型凹槽中填充隔离介质形成的隔离区，或者，通过在回字型凹槽中填充隔离介质形成的隔离区。
  13. 根据权利要求12所述的电熔丝，其特征在于，若所述隔离区为通过在口字型凹槽中填充隔离介质形成的隔离区，则形成一个所述隔离区以及一个个预设有源区。
  14. 根据权利要求12所述的电熔丝，其特征在于，所述隔离区为通过在回字型凹槽中填充隔离介质形成的隔离区，则形成两个所述隔离区以及两个所述预设有源区。
  15. 根据权利要求12所述的电熔丝，其特征在于，所述熔断体形成在沿着所述电熔丝的熔断电流方向的至少一侧壁上。
  16. 根据权利要求15所述的电熔丝，其特征在于，若所述侧壁为两个，则两个所述侧壁上共计设置有两个所述熔断体，两个所述熔断体用于连接在至少一个所述阴电极和至少一个所述阳电极之间。
  17. 一种存储单元，其特征在于，包括权利要求10-16任意一项所述的电熔丝。
PCT/CN2018/102311 2018-08-24 2018-08-24 电熔丝及其制造方法、存储单元 WO2020037669A1 (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
EP18914944.6A EP3648160B1 (en) 2018-08-24 2018-08-24 Electrically programmable fuse, manufacturing method therefor, and storage unit
PCT/CN2018/102311 WO2020037669A1 (zh) 2018-08-24 2018-08-24 电熔丝及其制造方法、存储单元
CN201880001204.3A CN111095546B (zh) 2018-08-24 2018-08-24 电熔丝及其制造方法、存储单元
US16/664,787 US10991655B2 (en) 2018-08-24 2019-10-25 E-fuse and manufacturing method thereof, and memory cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/102311 WO2020037669A1 (zh) 2018-08-24 2018-08-24 电熔丝及其制造方法、存储单元

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/664,787 Continuation US10991655B2 (en) 2018-08-24 2019-10-25 E-fuse and manufacturing method thereof, and memory cell

Publications (1)

Publication Number Publication Date
WO2020037669A1 true WO2020037669A1 (zh) 2020-02-27

Family

ID=69586349

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2018/102311 WO2020037669A1 (zh) 2018-08-24 2018-08-24 电熔丝及其制造方法、存储单元

Country Status (4)

Country Link
US (1) US10991655B2 (zh)
EP (1) EP3648160B1 (zh)
CN (1) CN111095546B (zh)
WO (1) WO2020037669A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111095546B (zh) * 2018-08-24 2022-09-02 深圳市为通博科技有限责任公司 电熔丝及其制造方法、存储单元

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7666717B2 (en) * 2003-12-24 2010-02-23 Samsung Electronics Co., Ltd. Non-volatile memory devices including fuse covered field regions
CN102347309A (zh) * 2010-08-05 2012-02-08 中国科学院微电子研究所 电熔丝结构及其形成方法
US20120112311A1 (en) * 2010-11-10 2012-05-10 Samsung Electronics Co., Ltd. Electrical Fuses Using Junction Breakdown and Semiconductor Integrated Circuits Including the Same
US20120256267A1 (en) * 2011-04-05 2012-10-11 International Business Machines Corporation Electrical Fuse Formed By Replacement Metal Gate Process
CN104183542A (zh) * 2013-05-22 2014-12-03 中芯国际集成电路制造(上海)有限公司 电熔丝结构及其形成方法、半导体器件及其形成方法
US20150097266A1 (en) * 2013-10-07 2015-04-09 International Business Machines Corporation High performance e-fuse fabricated with sub-lithographic dimension

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3579210B2 (ja) * 1997-05-21 2004-10-20 株式会社東芝 環状量子細線素子
US6191432B1 (en) * 1996-09-02 2001-02-20 Kabushiki Kaisha Toshiba Semiconductor device and memory device
US6455913B2 (en) * 2000-01-31 2002-09-24 United Microelectronics Corp. Copper fuse for integrated circuit
US6753210B2 (en) * 2002-09-17 2004-06-22 Taiwan Semiconductor Manufacturing Company Metal fuse for semiconductor devices
DE102004025420B4 (de) * 2004-05-24 2014-05-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Schaltungselement zum Sichern einer Lastschaltung und Chip mit einem derartigen Schaltungselement
KR20080061933A (ko) * 2006-12-28 2008-07-03 주식회사 하이닉스반도체 반도체 메모리소자의 퓨즈 및 그 형성방법
JP5139689B2 (ja) * 2007-02-07 2013-02-06 セイコーインスツル株式会社 半導体装置とその製造方法
US7777297B2 (en) * 2007-03-29 2010-08-17 International Business Machines Corporation Non-planar fuse structure including angular bend
JP2009267371A (ja) * 2008-03-31 2009-11-12 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
US7737528B2 (en) * 2008-06-03 2010-06-15 International Business Machines Corporation Structure and method of forming electrically blown metal fuses for integrated circuits
US7892926B2 (en) * 2009-07-24 2011-02-22 International Business Machines Corporation Fuse link structures using film stress for programming and methods of manufacture
US20110074538A1 (en) * 2009-09-25 2011-03-31 Kuei-Sheng Wu Electrical fuse structure and method for fabricating the same
US8227890B2 (en) * 2009-12-18 2012-07-24 United Microelectronics Corporation Method of forming an electrical fuse and a metal gate transistor and the related electrical fuse
US9496033B2 (en) * 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
US8952486B2 (en) * 2011-04-13 2015-02-10 International Business Machines Corporation Electrical fuse and method of making the same
KR20150032609A (ko) * 2013-09-16 2015-03-27 삼성전자주식회사 퓨즈 구조물 및 그 블로잉 방법
US9165936B2 (en) * 2014-01-14 2015-10-20 Broadcom Corporation Dummy end-gate based anti-fuse device for finFET technologies
US9466494B2 (en) * 2014-11-18 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Selective growth for high-aspect ration metal fill
US9929091B2 (en) * 2016-08-25 2018-03-27 International Business Machines Corporation Vertical fuse structures
CN107785420B (zh) * 2016-08-29 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN106531718B (zh) * 2016-12-02 2019-02-05 南通壹选工业设计有限公司 一种可编程熔丝结构
CN109346435B (zh) * 2016-12-02 2023-09-05 深圳市威能腾达科技有限公司 可编程多晶硅熔丝结构的制造方法
CN111095546B (zh) * 2018-08-24 2022-09-02 深圳市为通博科技有限责任公司 电熔丝及其制造方法、存储单元

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7666717B2 (en) * 2003-12-24 2010-02-23 Samsung Electronics Co., Ltd. Non-volatile memory devices including fuse covered field regions
CN102347309A (zh) * 2010-08-05 2012-02-08 中国科学院微电子研究所 电熔丝结构及其形成方法
US20120112311A1 (en) * 2010-11-10 2012-05-10 Samsung Electronics Co., Ltd. Electrical Fuses Using Junction Breakdown and Semiconductor Integrated Circuits Including the Same
US20120256267A1 (en) * 2011-04-05 2012-10-11 International Business Machines Corporation Electrical Fuse Formed By Replacement Metal Gate Process
CN104183542A (zh) * 2013-05-22 2014-12-03 中芯国际集成电路制造(上海)有限公司 电熔丝结构及其形成方法、半导体器件及其形成方法
US20150097266A1 (en) * 2013-10-07 2015-04-09 International Business Machines Corporation High performance e-fuse fabricated with sub-lithographic dimension

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3648160A4 *

Also Published As

Publication number Publication date
US10991655B2 (en) 2021-04-27
EP3648160A1 (en) 2020-05-06
CN111095546A (zh) 2020-05-01
EP3648160A4 (en) 2020-06-24
EP3648160B1 (en) 2021-05-26
CN111095546B (zh) 2022-09-02
US20200066636A1 (en) 2020-02-27

Similar Documents

Publication Publication Date Title
US20200381622A1 (en) Logic Compatible RRAM Structure and Process
JP7297923B2 (ja) ３次元メモリデバイス及び方法
TWI621245B (zh) 具有增大記憶胞接觸區域的半導體記憶體裝置及其製作方法
US9379042B2 (en) Integrated circuit devices having through silicon via structures and methods of manufacturing the same
CN112041986B (zh) 用于形成具有用于阶梯区域的支持结构的三维存储器件的方法
US7869189B2 (en) Methods of fabricating integrated circuit devices including capacitors having high-aspect ratio support patterns and related devices
US10854619B2 (en) Three-dimensional memory device containing bit line switches
US10734080B2 (en) Three-dimensional memory device containing bit line switches
CN106611768A (zh) Rram的顶部电极上的金属接合
TWI683421B (zh) 積體電路及其形成方法
CN112272868B (zh) 具有用于阶梯区域的支持结构的三维存储器件
KR20090107707A (ko) 고집적 반도체 장치 내 수직형 트랜지스터의 제조 방법
US6573125B2 (en) Method of opening repair fuse of semiconductor device
WO2020037669A1 (zh) 电熔丝及其制造方法、存储单元
KR20140019705A (ko) 반도체 소자 및 그 제조 방법
TW202213714A (zh) 立體半導體元件中的片上電容器及其形成方法
US20100244271A1 (en) Semiconductor device and manufacturing method thereof
KR20210086777A (ko) 반도체 소자 및 그의 제조 방법
KR102482370B1 (ko) 반도체 소자 및 이의 제조방법
TWI803976B (zh) 半導體結構及其製造方法
TWI833400B (zh) 半導體裝置
CN113097123B (zh) 半导体结构及其制造方法
JP2001298167A (ja) 半導体メモリ装置の製造方法
US20240057326A1 (en) Semiconductor device and fabrication method therefor
US9349813B2 (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2018914944

Country of ref document: EP

Effective date: 20191025

NENP Non-entry into the national phase

Ref country code: DE