CN106611768A - Rram的顶部电极上的金属接合 - Google Patents

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Abstract

本发明的实施例涉及一种包括存储单元的集成电路。该集成电路包括半导体衬底和半导体衬底上方设置的互连结构。该互连结构包括以交替的方式彼此堆叠的多个介电层和多个金属层。多个金属层包括下部金属层和下部金属层上方设置的上部金属层。在下部金属层上方设置底部电极并且底部电极与下部金属层电接触。在底部电极的上表面上方设置数据存储层。在数据存储层的上表面上方设置顶部电极，并且顶部电极与上部金属层的下表面直接电接触。本发明的实施例还提供了RRAM的顶部电极上的金属接合。

Description

RRAM的顶部电极上的金属接合
技术领域
本发明的实施例涉及半导体领域，更具体地涉及RRAM的顶部电极上的金属接合。
背景技术
许多现代电子器件包含电子存储器。电子存储器可以是易失性存储器或非易失性存储器。非易失性存储器掉电时保留其储存的数据，而易失性存储器在掉电时丢失其储存的数据。电阻式随机存取存储器(RRAM)由于其简单的结构和其与互补金属氧化物半导体(CMOS)逻辑制造工艺的兼容性而成为下一代非易失性存储器的一个有前途的候选者。
发明内容
本发明的实施例提供了一种集成电路(IC)，所述集成电路包括在上部金属互连层和下部金属互连层之间布置的一个或多个存储单元，所述存储单元包括：底部电极，所述底部电极耦合至所述下部金属互连层；数据存储层或介电层，所述数据存储层或介电层设置在所述底部电极上方；覆盖层，所述覆盖层设置在所述数据存储层或介电层上方；以及顶部电极，所述顶部电极设置在所述覆盖层上方，其中，所述顶部电极的上表面与所述上部金属互连层直接接触，而没有将所述顶部电极的所述上表面耦合至所述上部金属互连层的通孔或接触件。
本发明的实施例还提供了一种集成电路(IC)，包括：半导体衬底，所述半导体衬底包括存储区域和逻辑区域；互连结构，所述互连结构设置在所述存储区域和所述逻辑区域上方，所述互连结构包括彼此堆叠设置的并且通过层间介电(ILD)材料彼此隔离的多个金属互连层；以及多个存储单元或金属-绝缘体-金属(MIM)电容器，所述多个存储单元或金属-绝缘体-金属电容器布置在所述存储区域上方并且布置在下部金属互连层和邻近所述下部金属互连层的上部金属互连层之间，存储单元或金属-绝缘体-金属电容器包括：底部电极和顶部电极，所述底部电极耦合至所述下部金属互连层的上部部分，所述顶部电极具有在所述顶部电极的侧壁之间连续延伸的并且直接邻接所述上部金属互连层的底面的上部平坦表面。
本发明的实施例还提供了一种形成集成电路的方法，包括：接收半导体衬底，所述半导体衬底具有在所述半导体衬底的存储区域和逻辑区域上方设置的互连结构；在所述存储区域上方的所述互连结构上方形成底部电极和顶部电极，其中，所述底部电极耦合至所述互连结构中的下部金属层，并且其中，所述底部电极和所述顶部电极通过数据存储层或介电层彼此分离；在所述顶部电极上方形成层间介电(ILD)层；在所述层间介电层中形成具有垂直或垂直的侧壁的沟槽开口，并且所述沟槽开口暴露所述顶部电极的上表面；以及在所述沟槽开口中形成上部金属层，并且所述上部金属层与所述顶部电极直接接触。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1示出了根据一些实施例的RRAM单元的截面图。
图2示出了根据其它实施例的RRAM单元的截面图。
图3A示出了包括布置在互连结构中的RRAM单元的集成电路的一些实施例的截面图。
图3B示出了根据图3A的包括RRAM单元的集成电路的一些实施例的顶视图。
图4示出了根据一些实施例的描述方法的流程图。
图5至图16示出了作为一系列截面图的一系列渐进式制造步骤。
图17示出了根据一些实施例的描述方法的流程图。
图18至图34示出了作为一系列截面图的一系列渐进式制造步骤。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，本文可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
电阻式随机存取存储器(RRAM)单元包括上部和下部电极以及设置在上部和下部电极之间的可变电阻元件。可变的电阻元件可以在对应于不同的数据状态的不同电阻之间切换，从而使得RRAM单元存储数据的一个或多个比特位。在常规的RRAM单元中，上部电极通过接触件或通孔耦合至上面的金属层(例如，金属1、金属2、金属3等)。尽管广泛地采用该耦合接触件或通孔的使用，但是RRAM单元加上其上方的接触件或通孔的总高度相对于邻近的金属层之间(例如，金属2层和金属3层之间)的典型垂直间隔较大。为了使该高度与邻近的金属层之间的垂直间隔更加一致，本发明的一些实施例提供技术以将顶部电极直接耦合至上面的金属线而其间没有通孔或接触件。
参考图1，提供了根据一些实施例的RRAM单元100的截面图。RRAM单元100设置在下部金属层102和上部金属层104之间，并且由诸如金属间介电(IMD)层或层间介电(ILD)层的介电材料106围绕。在一些实施例中，上部金属层104和下部金属层102由铝(Al)、铜(Cu)、钨(W)或它们的组合制成，并且介电材料106是具有小于3.9的介电常数的低k或极低k(ELK)介电材料。
RRAM单元100包括通过可变电阻元件112彼此分离的底部电极108和顶部电极110。在一些实施例中，底部电极108和/或顶部电极110由铂(Pt)、铝铜(AlCu)、氮化钛(TiN)、金(Au)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或铜(Cu)制成。在一些实施例中，底部电极108和顶部电极110可以由彼此相同的材料制成；而在其他实施例中，底部电极108和顶部电极110可以由彼此不同的材料制成。
可变电阻元件112可以包括堆叠在底部电极108和顶部电极110之间的电阻切换层114和覆盖层116。在一些实施例中，例如，电阻切换层114由氧化镍(NiO)、氧化钛(TiO)、氧化铪(HfO)、氧化锆(ZrO)、氧化锌(ZnO)、氧化钨(WO3)、氧化铝(Al2O3)、氧化钽(TaO)、氧化钼(MoO)或氧化铜(CuO)制成。在一些实施例中，覆盖层116可以由铂(Pt)、铝铜(AlCu)、氮化钛(TiN)、金(Au)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或铜(Cu)制成，并且可以由与底部电极108和/或顶部电极110相同的材料或不同的材料制成。
蚀刻停止层118布置在下部金属层102上方，并且底部电极108的基部向下延伸穿过蚀刻停止层118中的开口以接触至下部金属层102。具有以第一距离d1分离的下部侧壁的基部比底部电极的具有以第二距离d2分离的上部侧壁的上部窄。介电衬垫120共行地设置在顶部电极110的侧壁上方、并且沿着覆盖层116的侧壁、沿着电阻切换层114的侧壁以及沿着底部电极108的上部侧壁设置。介电衬垫120还在蚀刻停止层118的上表面上方横向延伸。在一些实施例中，介电衬垫120和蚀刻停止层118由碳化硅(SiC)、二氧化硅(SiO2)、氮氧化硅(SiON)或氮化硅(Si3N4)制成，并且可以由彼此相同或不同的材料制成。
显而易见地，RRAM单元100具有直接耦合至上部金属层104的顶部电极110，而在该顶部电极与该上部金属层之间没有通孔或接触件。顶部电极110具有在顶部电极110的侧壁之间连续地延伸的并且直接邻接上部金属层104以及与介电衬垫120的上表面共平面的上部平坦表面。因此，在一些实施例中，顶部电极110可以具有矩形截面。与具有将顶部电极耦合至上面的金属线的通孔或接触件的常规的RRAM单元相比，RRAM单元100显示出与其它邻近金属层之间的垂直间隔更加一致的减小的高度。在一些实施例中，这可以允许更合理的集成，其可以减少成本和/或提高器件可靠性。
在RRAM单元100的操作期间，电阻切换层114具有代表诸如数据的比特位(或数据的多个比特位)的数据单元的可变电阻，并且覆盖层116被认为是将与氧空位对应的氧离子转移至电阻切换层114中的导电丝(filament)和从电阻切换层114的导电丝转移与氧空位对应的氧离子，以改变电阻切换层114的电阻。离子是从电阻切换层114内的导电丝脱离还是被填充进电阻切换层114的导电丝取决于跨越底部电极108和顶部电极110施加的偏压如何。例如，为了将第一数据状态写入至RRAM单元100(例如，为了“设置”逻辑“1”)，可以跨越底部电极108和顶部电极110施加第一偏压以使氧离子从电阻切换层114中的导电丝脱离并且将那些离子移动至覆盖层116，从而将电阻切换层114置于低电阻状态中。相反地，为了将第二数据状态写入至RRAM单元100(例如，“重置”逻辑“0”)，可以跨越底部电极108和顶部电极110施加第二、不同的偏压以使氧离子从覆盖层116填充回电阻切换层114中的导电丝中，从而将电阻切换层114置于高电阻状态中。而且，通过跨越底部电极108和顶部电极110的第三偏压条件(不同于第一和第二偏压条件)的应用，可以测量电阻切换层114的电阻以确定RRAM单元100中储存的电阻(即，数据状态)。
图2示出了根据其他实施例的RRAM单元100B的另一实施例。类似于图1的实施例，RRAM单元100B包括具有与上部金属层104直接接触的上表面的顶部电极110。还类似于图1的实施例，图2的顶部电极110具有在顶部电极的侧壁之间连续延伸的且直接邻接上部金属层104的上部平坦表面。RRAM单元100B还具有邻接顶部电极110和覆盖层116的外侧壁的RRAM侧壁间隔件122a、122b。RRAM侧壁间隔件122a、122b位于在电阻切换层114的上表面的外部边缘上，并且例如，可以由诸如氮化硅(Si3N4)、多层氧化物-氮化物-氧化物膜或未掺杂的硅酸盐玻璃(USG)制成。RRAM侧壁间隔件122a、122b可以具有锥形的或圆形的上表面，并且介电衬底120共形地设置在结构上方以遵循RRAM侧壁间隔件122a、122b的外部侧壁并且沿着电阻切换层114和底部电极108的外部侧壁向下延伸。然而，图1的底部电极108的上部部分和顶部电极110具有相等的宽度d2；图2的底部电极108具有比顶部电极110的宽度d3大的宽度d2'。
图3A示出了集成电路300的一些实施例的截面图，该集成电路包括设置在集成电路300的互连结构304中的RRAM单元302a、302b。集成电路300包括衬底306，例如，该衬底可以是块状衬底(例如，块状硅衬底)或绝缘体上硅(SOI)衬底，并且示出有一个或多个浅沟槽隔离(STI)区域308。
两个字线晶体管310、312设置在STI区域308之间。字线晶体管310、312分别包括：字线栅电极314、316；分别包括字线栅极电介质318、320；字线侧壁间隔件322；以及源极/漏极区域324。源极/漏极区域324设置在衬底306内的字线栅电极314、316与STI区域308之间，并且被掺杂以具有第一导电类型，该第一导电类型与分别位于栅极电介质318、320下面的沟道区域的第二导电类型相反。例如，字线栅电极314、316可以是掺杂的多晶硅或诸如铝、铜或它们的组合的金属。例如，字线栅极电介质318、320可以是诸如二氧化硅的氧化物或高k介电材料。例如，字线侧壁间隔件322可以由氮化硅(Si3N4)制成。
互连结构304布置在衬底306上方并且将器件(例如，晶体管310、312)彼此耦合。互连结构304包括以及以交替的方式彼此堆叠的多个IMD层326、328、330和多个金属化层332、334、336。IMD层326、328、330可以由诸如二氧化硅的氧化物、或低k电介质或极低k电介质制成。金属化层332、334、336包括形成在沟槽内且可以由诸如铜、铝或它们的组合的金属制成的金属线338、340、341、342。接触件344从底部金属化层332延伸至源极/漏极区324和/或栅电极314、316，并且通孔346在金属化层332、334之间延伸。接触件344和通孔346延伸穿过可以由介电材料制成的并且可以在制造期间用作蚀刻停止层的介电保护层350、352。例如，介电保护层350、352可以由诸如SiC的极低k介电材料制成。例如，接触件344和通孔346可以由诸如铜、铝、钨或它们的组合的金属制成。
配置为存储各自数据状态的RRAM单元302a、302b在互连结构304内布置在相邻金属层之间。RRAM单元302a、302b的每个都包括由导电材料制成的底部电极354和顶部电极356。在其底部电极354和顶部电极356之间，RRAM单元302a、302b的每个都包括可变电阻元件358，并且沿着RRAM单元的侧壁并且在介电保护层352上方设置共形介电层360。金属线341、342的每个都具有与顶部电极356的顶面共平面的并且与顶部电极356的顶面直接电接触(例如，欧姆耦合)的最下部表面。RRAM单元302a内的这些结构可以对应于先前关于图1或图2所描述的那些，并且其中，顶部电极356与上部金属层341、342直接接触。
尽管图3A示出了在第二和第三金属层334、336之间布置的RRAM单元302a、302b，应该理解，可以在互连结构304中的任何相邻的金属层之间布置RRAM单元。而且，尽管图3为说明的目的仅示出了三个金属层，但是在互连结构304中可以包括任何数量的金属线。此外，RRAM单元无需布置在如图所示的两个最上部金属化层之间，但是在RRAM单元上方可以包括附加的介电保护层和金属化层。而且，尽管在RRAM存储单元的背景下描述本发明，但是应该理解这些概念也可以应用于其它类型的存储单元，例如，诸如在邻近的金属化层之间设置的铁磁式RAM(FeRAM)或相变RAM(PCRAM)，并且还可以应用于金属-绝缘体-金属(MIM)电容器。相应地，在这些可选实施例中，电阻切换层(例如，图1中的112或图3中的358)可以在存储器件或MIM电容器的背景下更普遍地称为数据存储层或介电层。
图3B描述了如在图3A至图3B所示的剖面线(cut-away line)中指出的图3A的集成电路300的顶视图的一些实施例。可以看出，在一些实施例中，当从上面看时，RRAM单元302a、302b可以具有方形或矩形形状。但是，在其他实施例中，例如由于许多蚀刻工艺的使用，示出的方形形状的角部可以被圆化，导致当从上面看时，RRAM单元302a、302b具有带有圆形角部的方形或矩形形状或具有圆形或椭圆形形状。MRAM单元302a、302b分别布置在金属线341、342下面，并且具有分别与金属线341、342直接电连接的顶部电极356，而其间没有通孔或接触件。
图4提供了根据一些实施例的用于制造RRAM单元的方法400的一些实施例的流程图。尽管在本文中示出和/或描述的公开的方法400和其他方法可以示出和/或描述为一系列步骤或事件，但应该理解这些步骤或事件的示出顺序并没有限制含义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。此外，可以不要求所有示出的步骤都用于实施本文中描述的一个或多个方面或实施例，并且可以在一个或多个单独的步骤和/或阶段中进行本文中示出的一个或多个步骤。
在步骤401中，提供了包括RRAM顶部电极和底部电极的衬底。
为了形成这些RRAM顶部电极和底部电极，在步骤402中接收衬底。在衬底上方设置包括彼此堆叠的多个金属层和介电层的互连结构。
在步骤404中，在互连结构的金属层的上表面上方并且在互连结构的介电层的上表面上方形成蚀刻停止层。在蚀刻停止层上方形成第一掩模。
在步骤406中，对在适当位置的第一掩模实施第一蚀刻以在蚀刻停止层中形成开口。
在步骤408中，形成底部电极层以延伸穿过蚀刻停止层中的开口并且与金属层接触。在底部电极层上方形成电阻切换层，在电阻切换层上方形成覆盖层，并且在覆盖层上方形成顶部电极层。然后，在顶部电极层上方形成并且图案化第二掩模。
在步骤410中，对在合适位置的第二掩模实施第二蚀刻以图案化顶部电极和底部电极。
在步骤412中，在图案化的顶部电极的上表面和侧壁上方形成共形的介电衬垫。共形的介电衬垫沿着覆盖层、电阻切换层和底部电极的侧壁向下延伸。
在步骤414中，在共形的介电衬垫上方形成底部抗反射涂(BARC)层和/或光刻胶层。
在步骤416中，实施第三蚀刻以回蚀刻BARC层和/或光刻胶层。第三蚀刻去除共形介电衬垫的一部分以暴露图案化的顶部电极的上表面而留下共形的介电衬垫的剩余部分、合适位置中的BARC和光刻胶层以覆盖顶部电极的侧壁和底部电极的侧壁。
在步骤418中，例如通过灰化去除BARC和光刻胶层的剩余部分，从而暴露共形的介电衬垫的上表面和侧壁表面。
在步骤420中，在图案化的顶部电极的暴露的上表面上方并且在共形的介电衬垫的上表面和侧壁上方形成层间介电(ILD)层。
在步骤422中，在ILD层中形成通孔开口和沟槽开口。
在步骤424中，通孔开口和沟槽开口填充有金属以形成导电金属线和导电通孔，其中，金属线与图案化的顶部电极直接接触。
参考图5至图16，提供了共同地示出与图4的一些实例一致的示例性制造流程的一系列截面图。尽管描述图5至图16与方法400有关，但是应该理解，图5至图16公开的结构不限于该方法，而可以作为独立于方法的结构单独存在。同样地，尽管描述方法与图5至图16有关，但是应该理解，方法不限于图5至图16中公开的结构，而可以独立于图5至图16中公开的结构单独存在。
图5示出了对应于图4的步骤402的一些实施例的截面图。
图5示出了显示在衬底306上方设置的互连结构304的一些实施例的截面图。衬底的示出部分包括存储区域502和围绕存储区域502的逻辑区域504。互连结构304包括IMD层328和水平延伸穿过IMD层328的一个或多个金属线340。其它IMD层和金属线还可以包括在互连结构304中，但是为了清楚，在此省略。IMD层328可以是诸如二氧化硅的氧化物或低k介电材料或极低k介电材料。金属线340可以由诸如铝、铜或它们的组合的金属制成。在一些实施例中，衬底306可以是块状硅衬底或绝缘体上半导体(SOI)衬底(例如，绝缘体上硅衬底)。例如，衬底306也可以是二元半导体衬底(如，GaAs)、三元半导体衬底(如，AlGaAs)或更高阶数的半导体衬底。例如，在许多示例中，在方法400期间，衬底306表现为半导体晶圆，并且具有以下大小的直径：1英寸(25mm)；2英寸(51mm)；3英寸(76mm)；4英寸(100mm)；5英寸(130mm)或125mm(4.9英寸)；150mm(5.9英寸，通常称为“6英寸”)；200mm(7.9英寸，通常称为“8英寸”)；300mm(11.8英寸，通常称为“12英寸”)；或450mm(17.7英寸，通常称为“18英寸”)。在完成处理之后，例如在RRAM单元上方形成上部金属层之后，这样的晶圆可以选择地堆叠有其他晶圆或管芯，并且然后被分割为对应于单独IC的单独的管芯。
图6示出了对应于图4的步骤404的一些实施例的截面图。
在图6中，在IMD层328上方和金属线340上方形成介电保护层352。介电保护层352由诸如氧化物或ELK电介质的介电材料制成，并且用作蚀刻停止层。在一些实施例中，介电保护层352包括具有约200埃的厚度的SiC。然后，在介电保护层352上方图案化诸如硬掩模的掩模600、抗反射图(ARC)层和/或光刻胶层。例如，可以通过将光刻胶的层旋涂至晶圆上、利用将光照射穿过光掩模来选择性地将光刻胶层的一部分暴露于光、以及显影暴露的光刻胶来形成掩模600。
图7示出了对应于图4的步骤406的一些实施例的截面图。
在图7中，对在适合位置的掩模600实施第一蚀刻700以选择性地去除介电保护层352的一部分。在图7的实施例中，第一蚀刻700是诸如干蚀刻或等离子体蚀刻的各向异性蚀刻，其在介电保护层352中形成具有垂直侧壁的开口702。在其他实施例中，可以使用诸如湿蚀刻的各向同性蚀刻并且开口702可以具有非垂直的有角度的或锥形侧壁。
图8示出了对应于图4的步骤408的一些实施例的截面图。
在图8中，底部电极层354形成在介电保护层352上方并且向下延伸穿过介电保护层352中的开口以与金属线340电接触。然后，在底部电极层354的上表面上方形成电阻切换层362，并且然后，在电阻切换层362的上表面上方形成覆盖层364。顶部电极层356形成在覆盖层364上方。此外，例如，顶部电极层356的厚度可以约为10nm至100nm。在顶部电极层356的上表面上方设置第二掩模802。在一些实施例中，第二掩模802是光刻胶掩模，但是还可以是诸如氮化物标记(mark)的硬掩模。
图9示出了对应于图4的步骤410的一些实施例的截面图。
在图9中，对在合适位置的第二掩模802实施第二蚀刻902以选择性地去除顶部电极356、覆盖层364、电阻切换层362和底部电极354的一部分直到暴露介电保护层352的上表面。在一些实施例中，第二蚀刻902是诸如单向蚀刻或垂直蚀刻的各向异性蚀刻。
图10示出了对应于图4的步骤412的一些实施例的截面图。
在图10中，在该结构上方形成共形的介电层1002，以加衬于第二掩模802的上表面和侧壁、顶部电极356的侧壁、覆盖层364的侧壁、电阻切换层362的侧壁以及底部电极354的上部侧壁。例如，共形的介电层1002可以由氮化硅、碳化硅或上述材料的一种或多种的组合形成。例如，共形的介电层1002可以形成为具有大约500埃的厚度。
图11示出了对应于图4的步骤414的一些实施例的截面图。
在图11中，在结构上方形成保护层1100。在一些实施例中，保护层1100是BARC层和/或光刻胶层。
图12示出了对应于图4的步骤416的一些实施例的截面图。
在图12中，回蚀刻保护层1100从而去除第二掩模层802并且去除共形的介电衬垫1002的一部分，从而暴露顶部电极356的上表面。保护层1100'的剩余部分留在适合的位置以覆盖共形的介电层1002的侧壁并且在共形的介电层1002的上表面上方横向延伸。
图13示出了对应于图4的步骤418的一些实施例的截面图。
在图13中，去除了保护层1100'的剩余部分。例如，可以通过执行诸如等离子体灰化工艺的灰化工艺1300来完成该去除。
图14示出了对应于图4的步骤420的一些实施例的截面图。
在图14中，在结构上方形成诸如极低k介电层的IMD层1400。
图15示出了对应于图4的步骤422的一些实施例的截面图。
在图15中，执行光刻以图案化一个或多个掩模(未示出)并且执行一种或多种对应的蚀刻以形成沟槽开口1500和通孔开口1502。在一些实施例中，这些开口可以是双镶嵌开口。在图15中，通孔开口1502形成在逻辑区域中并且向下延伸至下部金属化线340的上表面。
图16示出了对应于图4的步骤424的一些实施例的截面图。
在图16中，在沟槽开口1500和通孔开口1502中填充上部金属层341、342、1600。因此，上部金属层341、342可以与顶部电极356的上表面直接接触而没有将顶部电极连接至上部金属层的通孔。例如，上部金属层341、342、1600的形成可以包括在通孔开口和沟槽开口中上沉积阻挡层、在通孔开口和沟槽开口中的阻挡层上方形成Cu晶种层、以及然后使用晶种层电镀铜以填充通孔开口和沟槽开口。因此，在一些实施例中，可以同时填充通孔开口和沟槽开口。在形成上部金属层之后，可以使用化学机械平坦化(CMP)以平坦化上部金属层和IMD层1400的上表面。
图17提供了根据一些实施例的用于制造RRAM单元的方法1700的一些其它实施例的流程图。
在步骤1701中，提供了包括RRAM顶部电极和底部电极的衬底。在步骤1702中，为了形成这些结构，接收衬底。衬底包括互连结构，互连结构包括在衬底上方彼此堆叠的多个金属层和介电层。
在步骤1704中，在互连结构的金属层的上表面上方并且在互连结构的介电层的上表面上方形成蚀刻停止层。在蚀刻停止层上方形成第一掩模。
在步骤1706中，对在适当位置的第一掩模实施第一蚀刻以图案化蚀刻停止层。
在步骤1708中，在蚀刻停止层上方形成底部电极层，并且在底部电极层上方形成电阻切换层。在电阻切换层上方形成覆盖层，并且在覆盖层上方形成顶部电极层。在顶部电极层上方形成并且图案化第二掩模。
在步骤1710中，对在合适位置的第二掩模实施第二蚀刻以图案化顶部电极和覆盖层。
在步骤1712中，在图案化的顶部电极的上表面和侧壁上方形成共形的介电间隔件层。共形的介电间隔件沿着覆盖层的侧壁向下延伸，并且还可以在电阻切换层的上表面上方横向延伸。
在步骤1714中，回蚀刻共形的介电间隔件层以形成RRAM侧壁间隔件，其绕图案化的顶部电极和覆盖层的侧壁设置。
在步骤1716中，在顶部电极上方形成第三掩模，并且对在适合位置的第三掩模实施第三蚀刻以去除电阻切换层和底部电极的暴露部分。
在步骤1718中，在结构上方形成共形的介电层。共形的介电层在图案化的顶部电极的上表面和侧壁上方、覆盖层的侧壁上方、电阻切换层的侧壁上方以及底部电极的侧壁上方延伸。
在步骤1720中，在结构上方形成BARC和/或光刻胶涂层，并且然后，回蚀刻BARC和/或光刻胶以去除顶部电极上方的共形的介电层，从而暴露顶部电极的上表面。BARC和/或光刻胶涂层的剩余部分仍然覆盖共形的介电层的侧壁。
在步骤1722中，去除BARC和/或光刻胶层的剩余部分，从而暴露共形的介电衬垫的侧壁。
在步骤1724中，在图案化的顶部电极的暴露的上表面上方和共形的介电衬垫上方形成ILD层。在一些实施例中，ILD层由ELK介电材料制成。
在步骤1726中，在ILD层中形成通孔开口和沟槽开口。
在步骤1728中，通孔开口和沟槽开口填充有金属以形成导电金属线和导电通孔，其中，金属线与图案化的顶部电极直接接触。
参考图18至图34，提供了共同地示出与图17的一些实例一致的示例性制造流程的一系列截面图。
图18示出了对应于图17的步骤1702的一些实施例的截面图。
图18示出了示出在衬底306上方设置的互连结构304的一些实施例的截面图。图5示出了示出在衬底306上方设置的互连结构304的一些实施例的截面图，并且可以与先前关于图5所描述的相同。衬底的示出部分包括存储区域502和围绕存储区域502的逻辑区域504。互连结构304包括IMD层328和水平延伸穿过IMD层328的一个或多个金属线340。
图19示出了对应于图17的步骤1704的一些实施例的截面图。
在图19中，在IMD层328上方和金属线338上方形成介电保护层352。介电保护层352由诸如氧化物或ELK电介质的介电材料制成，并且用作蚀刻停止层。在一些实施例中，介电保护层352包括具有约200埃的厚度的SiC。然后，在介电保护层352上方图案化诸如硬掩模的掩模1900、抗反射涂(ARC)层和/或光刻胶层。
图20示出了对应于图17的步骤1706的一些实施例的截面图。
在图20中，对在适合位置的掩模1900执行第一蚀刻2000以选择性地去除介电保护层352的一部分。在图20的实施例中，第一蚀刻是诸如湿蚀刻的各向同性蚀刻，其在介电保护层352中形成具有圆形或锥形侧壁的开口2002。在其它实施例中，可以使用诸如干蚀刻或等离子体蚀刻的各向异性蚀刻并且可以形成具有垂直侧壁的开口。
图21示出了对应于图17的步骤1708的一些实施例的截面图。
在图21中，底部电极层354形成在介电保护层352上方并且向下延伸穿过介电保护层352中的开口以与金属线340电接触。然后，在底部电极层354的上表面上方形成电阻切换层362，并且然后，在电阻切换层362的上表面上方形成覆盖层364。顶部电极层356形成在覆盖层364上方。此外，例如，顶部电极层356的厚度可以约为10nm至100nm。在顶部电极层356的上表面上方设置第二掩模2100。在一些实施例中，第二掩模2100是光刻胶掩模，但是还可以是诸如氮化物标记的硬掩模。
图22示出了对应于图17的步骤1710的一些实施例的截面图。
在图22中，对在合适位置的第二掩模2100执行第二蚀刻2200以选择性地去除顶部电极356和覆盖层364的一部分直到暴露电阻切换层的上表面。在一些实施例中，第二蚀刻是诸如单向蚀刻或垂直蚀刻的各向异性蚀刻。在第二蚀刻2200之后，可以选择性地去除第二掩模2100。
图23示出了对应于图17的步骤1712的一些实施例的截面图。
在图23中，在该结构上方形成共形的介电间隔件层2300，以加衬于顶部电极356的上表面和侧壁、并且沿着覆盖层364的侧壁加衬、以及在电阻切换层362的上表面上方延伸。例如，共形的介电间隔件层2300可以由氮化硅、碳化硅或上述材料的一种或多种的组合形成。甚至更具体地，例如，共形的介电间隔件层可以形成为具有大约500埃的厚度。
图24示出了对应于图17的步骤1714的一些实施例的截面图。
在图24中，使用回蚀刻工艺2400以回蚀刻共形的介电间隔件层2300以形成RRAM侧壁间隔件122。
图25示出了对应于图17的步骤1716的一些实施例的截面图。
在图25中，在顶部电极356上方形成第三掩模2500。例如，第三掩模可以是硬掩模或光掩模。例如，可以通过将光刻胶的层旋涂至晶圆上、利用将光照射穿过光掩模来选择性地将光刻胶层的一部分暴露于光、以及显影暴露的光刻胶来形成第三掩模2500。
图26示出了对应于图17的步骤1716的一些实施例的截面图。
在图26中，对在适合位置的第三掩模2500执行第三蚀刻2600以去除电阻切换层362和底部电极354的暴露部分。在图27中，例如，通过等离子体蚀刻工艺去除第三掩模2500。
图28示出了对应于图17的步骤1718的一些实施例的截面图。
在图28中，在结构上方形成共形的介电层2800。例如，共形的介电层2800可以由氮化硅、碳化硅或上述材料的一种或多种的组合形成。例如，共形的介电层2800可以形成为具有大约500埃的厚度。
图29示出了对应于图17的步骤1720的一些实施例的截面图。
在图29中，在结构上方形成BARC层2900和/或光刻胶涂层。
图30示出了对应于图17的步骤1720的一些实施例的截面图。
在图30中，回蚀刻BARC层2900和/或光刻胶涂层。该回蚀刻从顶部电极356的上表面上方去除共形的介电层2800的一部分，并且留下共形的介电层2800的沿着RRAM侧壁间隔件122的侧壁、沿着底部电极354的侧壁的剩余部分。在图30中，使用另一掩模和蚀刻(未示出)以从逻辑区域504上方去除共形的介电层2800。
图31示出了对应于图17的步骤1722的一些实施例的截面图。
在图31中，执行原位灰化工艺3100以去除共形的介电层2800的剩余部分。
图32示出了对应于图17的步骤1724的一些实施例的截面图。
在图32中，在结构上方形成诸如极低k介电层的IMD层3200。
图33示出了对应于图17的步骤1726的一些实施例的截面图。
在图33中，执行光刻以图案化一个或多个掩模(未示出)，并且执行一种或多种对应的蚀刻以形成沟槽开口3300和通孔开口3302。在一些实施例中，这些开口可以是双镶嵌开口。在图33中，通孔开口3302形成在逻辑区域中并且向下延伸至下部金属化线340的上表面。
图34示出了对应于图17的步骤1728的一些实施例的截面图。
在图34中，在沟槽开口3300和通孔开口3302中填充上部金属层341、342、3400。因此，上部金属层341、342可以与顶部电极356的上表面直接接触而没有将顶部电极连接至上部金属层的通孔。例如，上部金属层341、342、3400的形成可以包括在通孔开口和沟槽开口中上沉积阻挡层、在通孔开口和沟槽开口中的阻挡层上方形成Cu晶种层、以及然后使用晶种层电镀铜以填充通孔开口和沟槽开口。在形成上部金属层之后，可以使用化学机械平坦化(CMP)以平坦化上部金属层和IMD层3200的上表面。
应该理解，在该书面描述中以及下面的权利要求中，为了易于描述而使用的术语“第一”、“第二”、“第三”等仅仅是通用标识符以在附图或一系列附图的不同元件之间进行区别。这些术语本身不为这些元件暗示任何时间顺序或结构相近性，并且不旨在描述在不同示出的实施例和/或未示出的实施例中的对应的元件。例如，结合第一附图描述的“第一介电层”可以不必对应于结合另一附图描述的“第一介电层”，并且可以不必对应于在未示出的实施例中的“第一介电层”。
一些实施例涉及一种集成电路，该集成电路包括在上部金属互连层和下部金属互连层之间布置的一个或多个存储单元。存储单元包括耦合至下部金属互连层的底部电极、底部电极上方设置的数据存储层以及电阻切换层上方设置的覆盖层。在覆盖层上方设置顶部电极。顶部电极的上表面与上部金属互连层直接接触而没有将顶部电极的上表面耦合至上部金属互连层的通孔或接触件。
其他实施例涉及一种集成电路(IC)。IC包括半导体衬底，该半导体衬底包括存储区域和逻辑区域。在存储区域和逻辑区域上方设置互连结构。互连结构包括彼此堆叠设置的多个金属互连层并且通过层间介电(ILD)材料彼此隔离。多个存储单元或MIM电容器布置在存储单元上方并且布置在下部金属互连层和邻近下部金属互连层的上部金属互连层之间。存储单元或MIM电容器包括耦合至下部金属互连层的上部部分的底部电极。存储单元或MIM电容器还包括顶部电极，该顶部电极具有在顶部电极的侧壁之间连续延伸的并且直接邻接上部金属互连层的底面的上部平坦表面。
又一其它实施例涉及一种方法。在该方法中，接收的半导体衬底具有在衬底上方设置的互连结构。在存储区域上方的互连结构上方形成底部电极和顶部电极。底部电极耦合至互连结构中的底部金属层。底部电极和顶部电极通过数据存储层或介电层彼此分离。在顶部电极上方形成层间介电(ILD)层。在ILD层中形成具有垂直的或基本垂直的侧壁的沟槽开口。沟槽开口暴露顶部电极的上表面。在沟槽开口中形成上部金属层。上部金属层与顶部电极直接接触。
本发明的实施例提供了一种集成电路(IC)，所述集成电路包括在上部金属互连层和下部金属互连层之间布置的一个或多个存储单元，所述存储单元包括：底部电极，所述底部电极耦合至所述下部金属互连层；数据存储层或介电层，所述数据存储层或介电层设置在所述底部电极上方；覆盖层，所述覆盖层设置在所述数据存储层或介电层上方；以及顶部电极，所述顶部电极设置在所述覆盖层上方，其中，所述顶部电极的上表面与所述上部金属互连层直接接触，而没有将所述顶部电极的所述上表面耦合至所述上部金属互连层的通孔或接触件。
根据本发明的一个实施例，其中，所述顶部电极具有在所述顶部电极的侧壁之间连续延伸的并且直接邻接所述上部金属互连层的上部平坦表面。
根据本发明的一个实施例，其中，所述底部电极具有与所述顶部电极的所述侧壁对准的侧壁，并且其中，所述数据存储层或介电层的侧壁和所述覆盖层的侧壁也与所述顶部电极的所述侧壁对准。
根据本发明的一个实施例，所述存储单元还包括：共形的介电层，所述共形的介电层沿着所述顶部电极的所述侧壁延伸、并且沿着所述覆盖层的侧壁、沿着所述数据存储层或介电层的侧壁以及沿着所述底部电极的上部侧壁向下延伸。
根据本发明的一个实施例，其中，所述底部电极具有底部电极宽度，并且所述顶部电极具有比所述底部电极宽度小的顶部电极宽度。
根据本发明的一个实施例，所述存储单元还包括：沿着顶部电极的侧壁并且沿着所述覆盖层的侧壁布置的侧壁间隔件，并且所述侧壁间隔件具有位于所述数据存储层或介电层的上表面上的底面。
根据本发明的一个实施例，集成电路还包括：沿着所述侧壁间隔件的外部侧壁的共形的电介质，并且所述共形的电介质沿着所述数据存储层或介电层以及底部电极的外部侧壁向下延伸。
本发明的实施例还提供了一种集成电路(IC)，包括：半导体衬底，所述半导体衬底包括存储区域和逻辑区域；互连结构，所述互连结构设置在所述存储区域和所述逻辑区域上方，所述互连结构包括彼此堆叠设置的并且通过层间介电(ILD)材料彼此隔离的多个金属互连层；以及多个存储单元或金属-绝缘体-金属(MIM)电容器，所述多个存储单元或金属-绝缘体-金属电容器布置在所述存储区域上方并且布置在下部金属互连层和邻近所述下部金属互连层的上部金属互连层之间，存储单元或金属-绝缘体-金属电容器包括：底部电极和顶部电极，所述底部电极耦合至所述下部金属互连层的上部部分，所述顶部电极具有在所述顶部电极的侧壁之间连续延伸的并且直接邻接所述上部金属互连层的底面的上部平坦表面。
根据本发明的一个实施例，其中，所述顶部电极具有在所述顶部电极的侧壁之间连续延伸的并且直接邻接所述上部金属互连层的对应的共平面表面的上部平坦表面。
根据本发明的一个实施例，其中，所述上部金属互连层和所述下部金属互连层由铝、铜或铝铜合金制成，并且其中，所述层间介电材料具有比二氧化硅的介电常数小的介电常数。
根据本发明的一个实施例，所述存储单元还包括：由不同的材料制成并且设置在所述顶部电极和所述底部电极之间的数据存储层或介电层以及覆盖层。
根据本发明的一个实施例，其中，所述顶部电极和所述底部电极由铂、铝铜、氮化钛、金、钛、钽、氮化钽、钨、氮化钨或铜制成；以及其中，所述数据存储层或介电层由氧化镍(NiO)、氧化钛(TiO)、氧化铪(HfO)、氧化锆(ZrO)、氧化锌(ZnO)、氧化钨(WO3)、氧化铝(Al2O3)、氧化钽(TaO)、氧化钼(MoO)或氧化铜(CuO)制成。
根据本发明的一个实施例，其中，所述底部电极具有与所述顶部电极的所述侧壁对准的侧壁。
根据本发明的一个实施例，其中，所述底部电极具有以第一距离间隔开的侧壁，所述第一距离大于所述顶部电极的侧壁间隔的第二距离。
本发明的实施例还提供了一种形成集成电路的方法，包括：接收半导体衬底，所述半导体衬底具有在所述半导体衬底的存储区域和逻辑区域上方设置的互连结构；在所述存储区域上方的所述互连结构上方形成底部电极和顶部电极，其中，所述底部电极耦合至所述互连结构中的下部金属层，并且其中，所述底部电极和所述顶部电极通过数据存储层或介电层彼此分离；在所述顶部电极上方形成层间介电(ILD)层；在所述层间介电层中形成具有垂直或垂直的侧壁的沟槽开口，并且所述沟槽开口暴露所述顶部电极的上表面；以及在所述沟槽开口中形成上部金属层，并且所述上部金属层与所述顶部电极直接接触。
根据本发明的一个实施例，方法还包括：形成通孔开口，所述通孔开口从所述逻辑区域中的沟槽开口向下延伸并且暴露所述下部金属层的上表面，其中，同时填充所述通孔开口和所述沟槽开口。
根据本发明的一个实施例，其中，形成所述底部电极和所述顶部电极包括：在所述互连结构中的介电层的上表面上方和所述互连结构中的金属体的上表面上方形成蚀刻停止层，所述介电层的所述上表面与所述金属体的所述上表面共平面；穿过所述蚀刻停止层形成开口以暴露所述金属体的上表面；在所述蚀刻停止层上方形成底部电极层，所述底部电极层耦合至所述金属体；在所述底部电极层上方形成数据存储层或介电层；在所述数据存储层或介电层上方形成覆盖层；以及在所述覆盖层上方形成顶部电极层。
根据本发明的一个实施例，方法还包括：图案化所述顶部电极层和所述覆盖层；在图案化的顶部电极层和覆盖层上方形成共形的介电层；在所述共形的介电层上方形成底部抗反射涂(BARC)层或光刻胶层；以及使用蚀刻工艺以回蚀刻所述底部抗反射涂层或光刻胶层以去除所述共形的介电层的位于所述顶部电极的上表面上方的部分。
根据本发明的一个实施例，其中，所述蚀刻工艺留下所述底部抗反射涂层或光刻胶层的沿着所述共形的介电层的侧壁的剩余部分。
根据本发明的一个实施例，还包括：执行灰化工艺以去除所述底部抗反射涂层或光刻胶层的所述剩余部分。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路(IC)，所述集成电路包括在上部金属互连层和下部金属互连层之间布置的一个或多个存储单元，所述存储单元包括：
底部电极，所述底部电极耦合至所述下部金属互连层；
数据存储层或介电层，所述数据存储层或介电层设置在所述底部电极上方；
覆盖层，所述覆盖层设置在所述数据存储层或介电层上方；以及
顶部电极，所述顶部电极设置在所述覆盖层上方，其中，所述顶部电极的上表面与所述上部金属互连层直接接触，而没有将所述顶部电极的所述上表面耦合至所述上部金属互连层的通孔或接触件。
2.根据权利要求1所述的集成电路，其中，所述顶部电极具有在所述顶部电极的侧壁之间连续延伸的并且直接邻接所述上部金属互连层的上部平坦表面。
3.根据权利要求2所述的集成电路，其中，所述底部电极具有与所述顶部电极的所述侧壁对准的侧壁，并且其中，所述数据存储层或介电层的侧壁和所述覆盖层的侧壁也与所述顶部电极的所述侧壁对准。
4.根据权利要求3所述的集成电路，所述存储单元还包括：共形的介电层，所述共形的介电层沿着所述顶部电极的所述侧壁延伸、并且沿着所述覆盖层的侧壁、沿着所述数据存储层或介电层的侧壁以及沿着所述底部电极的上部侧壁向下延伸。
5.根据权利要求2所述的集成电路，其中，所述底部电极具有底部电极宽度，并且所述顶部电极具有比所述底部电极宽度小的顶部电极宽度。
6.根据权利要求5所述的集成电路，所述存储单元还包括：沿着顶部电极的侧壁并且沿着所述覆盖层的侧壁布置的侧壁间隔件，并且所述侧壁间隔件具有位于所述数据存储层或介电层的上表面上的底面。
7.根据权利要求6所述的集成电路，还包括：沿着所述侧壁间隔件的外部侧壁的共形的电介质，并且所述共形的电介质沿着所述数据存储层或介电层以及底部电极的外部侧壁向下延伸。
8.一种集成电路(IC)，包括：
半导体衬底，所述半导体衬底包括存储区域和逻辑区域；
互连结构，所述互连结构设置在所述存储区域和所述逻辑区域上方，所述互连结构包括彼此堆叠设置的并且通过层间介电(ILD)材料彼此隔离的多个金属互连层；以及
多个存储单元或金属-绝缘体-金属(MIM)电容器，所述多个存储单元或金属-绝缘体-金属电容器布置在所述存储区域上方并且布置在下部金属互连层和邻近所述下部金属互连层的上部金属互连层之间，存储单元或金属-绝缘体-金属电容器包括：底部电极和顶部电极，所述底部电极耦合至所述下部金属互连层的上部部分，所述顶部电极具有在所述顶部电极的侧壁之间连续延伸的并且直接邻接所述上部金属互连层的底面的上部平坦表面。
9.根据权利要求8所述的集成电路，其中，所述顶部电极具有在所述顶部电极的侧壁之间连续延伸的并且直接邻接所述上部金属互连层的对应的共平面表面的上部平坦表面。
10.一种形成集成电路的方法，包括：
接收半导体衬底，所述半导体衬底具有在所述半导体衬底的存储区域和逻辑区域上方设置的互连结构；
在所述存储区域上方的所述互连结构上方形成底部电极和顶部电极，其中，所述底部电极耦合至所述互连结构中的下部金属层，并且其中，所述底部电极和所述顶部电极通过数据存储层或介电层彼此分离；
在所述顶部电极上方形成层间介电(ILD)层；
在所述层间介电层中形成具有垂直或垂直的侧壁的沟槽开口，并且所述沟槽开口暴露所述顶部电极的上表面；以及
在所述沟槽开口中形成上部金属层，并且所述上部金属层与所述顶部电极直接接触。
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