KR20170049337A - Ｒｒａｍ의 상부 전극 상의 금속 랜딩 - Google Patents

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Abstract

일부 실시예는 메모리 셀을 포함하는 집적 회로에 관한 것이다. 집적 회로는, 반도체 기판 및 반도체 기판 위에 배치된 상호접속 구조물을 포함한다. 상호접속 구조물은, 교호 방식으로 서로 위에 적층되어 있는 복수의 유전체 층들과 복수의 금속 층들을 포함한다. 복수의 금속 층들은 하부 금속 층 및 하부 금속 층 위에 배치된 상부 금속 층을 포함한다. 하부 전극이 하부 금속 층 위에 배치되고 이와 전기적 접촉한다. 데이터 스토리지 층이 하부 전극의 상면 위에 배치된다. 상부 전극이 데이터 스토리지 층의 상면 위에 배치되고 상부 금속 층의 하면과 직접 전기적 접촉한다.

Description

ＲＲＡＭ의 상부 전극 상의 금속 랜딩{METAL LANDING ON TOP ELECTRODE OF RRAM}
본 발명은 RRAM(resistive random access memory)의 상부 전극 상의 금속 랜딩(metal landing)에 관한 것이다.
많은 현대 전자 디바이스는 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 비휘발성 메모리는 전력이 없을 때에 그의 저장된 데이터를 보유하는 반면, 휘발성 메모리는 전력이 손실되면 그의 저장된 데이터를 잃는다. RRAM(resistive random access memory)는 그의 단순한 구조 및 상보형 금속-산화물-반도체(CMOS; complementary metal-oxide-semiconductor) 로직 제조 프로세스와의 호환성으로 인해 차세대 비휘발성 메모리에 대한 하나의 유망한 후보이다.
일부 실시예는 메모리 셀을 포함하는 집적 회로에 관한 것이다. 집적 회로는, 반도체 기판 및 반도체 기판 위에 배치된 상호접속 구조물을 포함한다. 상호접속 구조물은, 교호 방식으로 서로 위에 적층되어 있는 복수의 유전체 층들과 복수의 금속 층들을 포함한다. 복수의 금속 층들은 하부 금속 층 및 하부 금속 층 위에 배치된 상부 금속 층을 포함한다. 하부 전극이 하부 금속 층 위에 배치되고 이와 전기적 접촉한다. 데이터 스토리지 층이 하부 전극의 상면 위에 배치된다. 상부 전극이 데이터 스토리지 층의 상면 위에 배치되고 상부 금속 층의 하면과 직접 전기적 접촉한다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 RRAM 셀의 단면도를 예시한다.
도 2는 다른 실시예에 따른 RRAM 셀의 단면도를 예시한다.
도 3a는 상호접속 구조물에 배열된 RRAM 셀들을 포함한 집적 회로의 일부 실시예의 단면도를 예시한다.
도 3b는 도 3a에 따라 RRAM 셀들을 포함한 집적 회로의 일부 실시예의 상부 평면도를 예시한다.
도 4는 일부 실시예에 따른 방법을 도시한 흐름도를 예시한다.
도 5 내지 도 16은 일련의 단면도들로서 일련의 점진적인 제조 단계들을 예시한다.
도 17은 일부 실시예에 따른 방법을 도시한 흐름도를 예시한다.
도 18 내지 도 34는 일련의 단면도들로서 일련의 점진적인 제조 단계들을 예시한다.
본 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가, 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
RRAM(resistive random-access memory) 셀은 상부 전극 및 하부 전극, 그리고 상부 전극과 하부 전극 사이에 배치된 가변 저항 요소를 포함한다. 가변 저항 요소는 상이한 데이터 상태들에 대응하는 상이한 저항들 간에 스위칭될 수 있으며, 그리하여 RRAM 셀이 데이터의 하나 이상의 비트를 저장할 수 있게 한다. 종래의 RRAM 셀에서는, 상부 전극이 컨택 또는 비아에 의해 위의 금속 층(예를 들어, 금속 1, 금속 2, 금속 3 등)에 연결된다. 이 연결 컨택 또는 비아의 사용이 널리 채용되고 있지만, 이 RRAM 셀에 그 위의 이 컨택 또는 비아를 더한 전체 높이는, 인접한 금속 층들 사이의(예를 들어, 금속 2 층과 금속 3 층 사이) 통상의 수직 간격에 비해 크다. 이 높이를 인접한 금속 층들 사이의 수직 간격에 좀더 맞추기 위해, 본 개시의 일부 실시예는 그 사이에 비아 또는 컨택 없이 위의 금속 라인에 직접 상부 전극을 연결하는 기술을 제공한다.
도 1을 참조하면, 일부 실시예에 따른 RRAM 셀(100)의 단면도가 제공된다. RRAM 셀(100)은 하부 금속 층(102)과 상부 금속 층(104) 사이에 배치되며, 금속간 유전체(IMD; inter-metal dielectric) 층 또는 층간 유전체(ILD; inter-layer dielectric) 층과 같은 유전체 재료(106)에 의해 둘러싸인다. 일부 실시예에서, 상부 및 하부 금속 층들(102, 104)은, 알루미늄(Al), 구리(Cu), 텅스텐(W), 또는 이들의 조합으로 제조되고, 유전체 재료(106)는 3,9보다 낮은 유전 상수를 갖는 로우 k(low-k) 또는 극저 k(ELK; extreme low-k) 유전체 재료이다.
RRAM 셀(100)은 가변 저항 요소(112)에 의해 서로 분리되어 있는 하부 전극(108) 및 상부 전극(110)을 포함한다. 일부 실시예에서, 하부 전극(108) 및/또는 상부 전극(110)은 플래티늄(Pt), 알루미늄 구리(AlCu), 티타늄 질화물(TiN), 금(Au), 티타늄(Ti), 탄탈(Ta), 탄탈 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 또는 구리(Cu)로 제조된다. 일부 실시예에서, 하부 전극(108) 및 상부 전극(110)은 서로 동일한 재료로 제조될 수 있으며, 다른 실시예에서 하부 전극(108) 및 상부 전극(110)은 서로 상이한 재료로 제조될 수 있다.
가변 저항 요소(112)는, 하부 전극(108)과 상부 전극(110) 사이에 적층되어 있는 저항 스위칭 층(114) 및 캡핑 층(116)을 포함할 수 있다. 일부 실시예에서, 저항 스위칭 층(114)은 예를 들어 니켈 산화물(NiO), 티타늄 산화물(TiO), 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 아연 산화물(ZnO), 텅스텐 산화물(WO3), 알루미늄 산화물(Al2O3), 탄탈 산화물(TaO), 몰리브덴 산화물(MoO), 또는 구리 산화물(CuO)로 제조된다. 일부 실시예에서, 캡핑 층(116)은 플래티늄(Pt), 알루미늄 구리(AlCu), 티타늄 질화물(TiN), 금(Au), 티타늄(Ti), 탄탈(Ta), 탄탈 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 또는 구리(Cu)로 제조될 수 있고, 하부 전극(108) 및/또는 상부 전극(110)과 동일한 재료 또는 상이한 재료로 제조될 수 있다.
에칭 정지 층(118)이 하부 금속 층(102) 위에 배열되고, 하부 전극(108)의 베이스 부분은 하부 금속 층(102)에 접촉하도록 에칭 정지 층(118)의 개구를 통해 아래로 연장한다. 제1 간격(d1) 만큼 떨어져 있는 하부 측벽들을 갖는 베이스 부분은, 제2 간격(d2) 만큼 떨어져 있는 상부 측벽들을 갖는 하부 전극의 상부 부분보다 더 좁다. 유전체 라이너(120)가 상부 전극(110)의 측벽들 위에, 캡핑 층(116)의 측벽들을 따라, 저항 스위칭 층(114)의 측벽들을 따라, 그리고 하부 전극(108)의 상부 측벽들을 따라 등각으로(conformally) 배치된다. 유전체 라이너(120)는 또한 에칭 정지 층(118)의 상면 위에 측방으로 연장한다. 일부 실시예에서, 유전체 라이너(120) 및 에칭 정지 층(118)은 실리콘 카바이드(SiC), 실리콘 이산화물(SiO2), 실리콘 산질화물(SiON), 또는 실리콘 질화물(Si3N4)로 제조되며, 이는 서로 동일하거나 상이한 재료로 제조될 수 있다.
특히, RRAM 셀(100)은 그 사이에 비아나 컨택 없이 상부 금속 층(104)에 직접 연결된 그의 상부 전극(110)을 갖는다. 상부 전극(110)은, 상부 전극(110)의 측벽들 사이에서 연속적으로 연장하며 상부 금속 층(104)과 직접 인접해 있고 유전체 라이너(120)의 상면들과 공면을 이루는(co-planar) 평면 상면을 갖는다. 따라서, 상부 전극(110)은 일부 실시예에서 직사각형 단면을 가질 수 있다. 위의 금속 라인에 상부 전극을 연결하는 비아 또는 컨택을 갖는 종래의 RRAM 셀들과 비교하여, RRAM 셀(100)은 다른 인접한 금속 층들 사이의 수직 간격에 더 맞춰지는 감소된 높이를 나타낸다. 이는 보다 간소화된 집적을 가능하게 할 수 있으며, 일부 실시예에서 비용을 감소시키고 그리고/또는 디바이스 신뢰성을 개선할 수 있다.
RRAM 셀(100)의 동작 동안, 저항 스위칭 층(114)은 데이터의 비트(또는 데이터의 복수 비트들)와 같은 데이터의 단위를 나타내는 가변 저항을 가지며, 캐핑 층(116)은 저항 스위칭 층(114)의 저항을 변경하도록 저항 스위칭 층(114)의 필라멘트에 대해 산소 베이컨시(vacancy)에 대응하는 산소 이온을 전달하는 것으로 생각된다. 이온이 저항 스위칭 층(114) 내의 필라멘트로부터 떨어지는지 아니면 저항 스위칭 층(114)의 필라멘트로 채워지는지는, 하부 및 상부 전극(108, 110)에 걸쳐 무슨 바이어스가 인가되는지에 따라 좌우된다. 예를 들어, RRAM 셀(100)에 제1 데이터 상태를 기록하기 위해(예를 들어, 논리 "1"을 "세트(set)"하기 위해), 제1 바이어스가 하부 및 상부 전극(108, 110)에 걸쳐 인가되어 저항 스위칭 층(114)의 필라멘트로부터 산소 이온을 떨어뜨려 이들 이온을 캐핑 층(116)으로 이동시킬 수 있으며, 그리하여 저항 스위칭 층(114)을 저저항 상태에 둘 수 있다. 이에 반해, RRAM 셀(100)에 제2 데이터 상태를 기록하기 위해(예를 들어, 논리 "0"을 "리셋(reset)"하기 위해), 제2의 상이한 바이어스가 하부 및 상부 전극(108, 110)에 걸쳐 인가되어 산소 이온을 캐핑 층(116)으로부터 다시 저항 스위칭 층(114)의 필라멘트에 채울 수 있으며, 그리하여 저항 스위칭 층(114)을 고저항 상태에 둘 수 있다. 또한, 하부 및 상부 전극(108, 110)에 걸쳐 (제1 및 제2 바이어스 조건과 상이한)제3 바이어스 조건의 인가를 통해, RRAM 셀(100)의 저장된 저항(즉, 데이터 상태)을 결정하도록 저항 스위칭 층(114)의 저항이 측정될 수 있다.
도 2는 다른 실시예에 따른 RRAM 셀(100B)의 다른 실시예를 도시한다. 도 1의 실시예와 같이, RRAM 셀(100B)은 상부 금속 층(104)과 직접 접촉하는 상면을 갖는 상부 전극(110)을 포함한다. 또한 도 1의 실시예와 같이, 도 2의 상부 전극(110)은, 상부 전극의 측벽들 사이에서 연속적으로 연장하며 상부 금속 층(104)과 직접 인접해 있는 평면 상면을 갖는다. RRAM 셀(100B)은 또한, 상부 전극(110) 및 캡핑 층(116)의 외측 측벽들과 인접해 있는 RRAM 측벽 스페이서들(122a, 122b)을 포함한다. RRAM 측벽 스페이서들(122a, 122b)은 저항 스위칭 층(114)의 상면의 외측 에지 상에 얹혀 있으며, 예를 들어 실리콘 질화물(Si3N4), 다층 산화물-질화물-산화물 막, 또는 미도핑 실리케이트 글래스(USG; un-doped silicate glass)와 같은 유전체 재료로 제조될 수 있다. RRAM 측벽 스페이서들(122a, 122b)은 경사지거나(tapered) 라운드된(rounded) 상면을 가질 수 있고, 유전체 라이너(120)가 RRAM 측벽 스페이서들(122a, 122b)의 외측 측벽들을 따르며 저항 스위칭 층(114) 및 하부 전극(108)의 외측 측벽들을 따라 아래로 연장하도록 구조물 위에 등각으로 배치된다. 도 1의 하부 전극(108)의 상부 부분과 상부 전극(110)은 동일한 폭(d2)을 갖는 반면에, 도 2의 하부 전극(108)은 상부 전극(110)의 폭(d3)보다 더 큰 폭(d2')을 갖는다.
도 3a는 집적 회로(300)의 상호접속 구조물(304)에 배치된 RRAM 셀들(302a, 302b)을 포함하는 집적 회로(300)의 일부 실시예의 단면도를 예시한다. 집적 회로(300)는 예를 들어, 벌크 기판(예를 들어, 벌크 실리콘 기판) 또는 SOI(silicon-on-insulator) 기판일 수 있는 기판(306)을 포함하고, 하나 이상의 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역(308)을 갖는 것으로 예시되어 있다.
2개의 워드 라인 트랜지스터(310, 312)가 STI 영역들(308) 사이에 배치된다. 워드 라인 트랜지스터(310, 312)는, 각각 워드 라인 게이트 전극(314, 316); 각각 워드 라인 게이트 유전체(318, 320); 워드 라인 측벽 스페이서(322); 및 소스/드레인 영역(324)을 포함한다. 소스/드레인 영역(324)은 워드 라인 게이트 전극(314, 316)과 STI 영역(308) 사이에 기판(306) 내에 배치되고, 각각 게이트 유전체(318, 320) 아래의 채널 영역의 제2 전도성 타입과는 반대인 제1 전도성 타입을 갖도록 도핑된다. 워드 라인 게이트 전극(314, 316)은 예를 들어, 도핑된 폴리실리콘 또는 알루미늄, 구리, 또는 이들의 조합과 같은 금속일 수 있다. 워드 라인 게이트 유전체(318, 320)는 예를 들어, 실리콘 이산화물과 같은 산화물 또는 하이 k(high-k) 유전체 재료일 수 있다. 워드 라인 측벽 스페이서(322)는 예를 들어 실리콘 질화물(Si3N4)로 제조될 수 있다.
상호접속 구조물(304)이 기판(306) 위에 배열되고, 디바이스들(예를 들어, 트랜지스터들(310, 312))을 서로 연결한다. 상호접속 구조물(304)은 복수의 IMD 층들(326, 328, 330)과 복수의 금속화(metallization) 층들(332, 334, 336)을 포함하며, 이들은 교호(alternating) 방식으로 서로 위에 적층되어 있다. IMD 층들(326, 328, 330)은 실리콘 이산화물과 같은 산화물, 또는 로우 k 유전체 또는 극저 k 유전체로 제조될 수 있다. 금속화 층들(332, 334, 336)은, 트렌치 내에 형성되며 구리, 알루미늄 또는 이들의 조합으로 제조될 수 있는 금속 라인들(338, 340, 341, 342)을 포함한다. 컨택(344)은 하부 금속화 층(332)으로부터 소스/드레인 영역(324) 및/또는 게이트 전극(314, 316)으로 연장하고, 비아(346)는 금속화 층들(332, 334) 사이에 연장한다. 컨택(344) 및 비아(346)는 유전체 보호 층들(350, 352)을 통해 연장하며, 유전체 보호 층들(350, 352)은 유전체 재료로 제조될 수 있고 제조 동안 에칭 정지 층으로서 작용할 수 있다. 유전체 보호 층들(350, 352)은 예를 들어 SiC와 같은 극저 k 유전체 재료로 제조될 수 있다. 컨택(344) 및 비아(346)는 예를 들어 구리, 알루미늄, 텅스텐, 또는 이들의 조합과 같은 금속으로 제조될 수 있다.
각자의 데이터 상태들을 저장하도록 구성되는 RRAM 셀들(302a, 302b)은 이웃하는 금속 층들 사이의 상호접속 구조물(304) 내에 배열된다. RRAM 셀들(302a, 302b)은 각각, 전도성 재료로 제조되는 하부 전극(352) 및 상부 전극(356)을 포함한다. 그의 상부 및 하부 전극(354, 356) 사이에, 각각의 RRAM 셀(302a, 302b)은 가변 저항 요소(358)를 포함하고, 등각의 유전체 층(360)이 RRAM 셀들의 측벽들을 따라 그리고 유전체 보호 층(352) 위에 배치된다. 금속 라인(341, 342)은 각각, 상부 전극(356)의 상면과 공면을 이루며 직접 전기적으로 접촉하는(예를 들어, 오믹 연결됨) 가장 아래의 표면을 갖는다. RRAM 셀(302a) 내의 이들 구조물들은 도 1 및 도 2에 관련하여 앞서 기재된 바에 대응할 수 있으며, 여기에서 상부 전극(356)은 상부 금속 층(341, 342)과 직접 접촉한다.
도 3a는 제2 및 제3 금속 층(334, 336) 사이에 배열된 RRAM 셀들(302a, 302b)을 도시하고 있지만, RRAM 셀들이 상호접속 구조물(304)의 임의의 이웃하는 금속 층들 사이에 배열될 수 있다는 것을 알 수 있을 것이다. 또한, 도 3은 설명을 위한 목적으로 3개의 금속 층들만 예시하고 있지만, 임의의 수의 금속 라인들이 상호접속 구조물(304)에 포함될 수 있다. 또한, RRAM 셀들은 예시된 바와 같이 2개의 가장 위의 금속화 층들 사이에 배열되어야 하는 것은 아니고, 추가의 유전체 보호 층들 및 금속화 층들이 RRAM 셀들 위에 포함될 수 있다. 또한, 본 개시는 RRAM 메모리 셀들에 관련하여 기재되어 있지만, 이들 개념은 또한, 인접한 금속화 층들 사이에 배치되는, 예를 들어 FeRAM(ferromagnetic RAM) 또는 PCRAM(phase-change RAM)과 같은 다른 유형의 메모리 셀들에도 적용될 수 있고, MIM(metal-insulator-metal) 커패시터에도 적용될 수 있다는 것을 알 수 있을 것이다. 따라서, 이들 대안의 실시예에서, 저항 스위칭 층(예를 들어, 도 1의 112 또는 도 3의 358)은 보다 일반적으로 메모리 디바이스 또는 MIM 커패시터에 관련하여 데이터 스토리지 층 또는 유전체 층으로서 지칭될 수 있다.
도 3b는 도 3a 및 도 3b에 도시된 절단선에 표시된 바와 같은 도 3a의 집적 회로(300)의 상부 평면도의 일부 실시예를 도시한다. 볼 수 있듯이, RRAM 셀들(302a, 302b)은 일부 실시예에서 위에서 볼 때에 정사각형 또는 직사각형 형상을 가질 수 있다. 그러나, 다른 실시예에서, 예를 들어 많은 에칭 프로세스의 현실성으로 인해, 예시된 정사각형 형상의 코너들이 라운드될 수 있으며, 그 결과 위에서 볼 때 라운드된 코너를 갖는 정사각형 또는 직사각형 형상을 갖거나 또는 원형 또는 타원형 형상을 갖는 RRAM 셀들(302a, 302b)이 된다. RRAM 셀들(302a, 302b)은 각각 금속 라인들(341, 342) 아래에 배열되며, 그 사이에 비아나 컨택 없이 각각 금속 라인들(341, 324)과 직접 전기적 접속하는 상부 전극(356)을 갖는다.
도 4는 일부 실시예에 따라 RRAM 셀을 제조하기 위한 방법(400)의 일부 실시예의 흐름도를 제공한다. 개시된 방법(400) 및 여기에 예시 및/또는 기재되어 있는 다른 방법들은 일련의 동작들 또는 이벤트들로서 여기에 예시 및/또는 기재되었을 수 있지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 한정하는 의미로 해석되어서는 안 된다는 것을 알 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기재된 바와 상이한 순서대로 그리고/또는 여기에 예시 및/또는 기재된 바와 별개의 다른 동작들 또는 이벤트들과 동시에 발생할 수 있다. 또한, 여기에 기재된 하나 이상의 양상 또는 실시예를 구현하는 데 모든 예시된 동작들이 요구되는 것은 아닐 수 있으며, 여기에 도시된 동작들 중의 하나 이상이 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
401에서, RRAM 상부 및 하부 전극을 포함하는 기판이 제공된다.
이들 RRAM 상부 및 하부 전극을 형성하도록, 402에서 기판이 수용된다. 서로 위에 적층된 복수의 금속 층들 및 유전체 층들을 포함하는 상호접속 구조물이 기판 위에 배치된다.
404에서, 에칭 정지 층이 금속 층의 상면 위에 그리고 상호접속 구조물의 유전체 층의 상면 위에 형성된다. 제1 마스크가 에칭 정지 층 위에 형성된다.
406에서, 에칭 정지 층에 개구를 형성하도록 그 자리의 제1 마스크를 이용해 제1 에칭이 수행된다.
408에서, 에칭 정지 층의 개구를 통해 연장하며 금속 층과 접촉하도록 하부 전극 층이 형성된다. 저항 스위칭 층이 하부 전극 층 위에 형성되고, 캡핑 층이 저항 스위칭 층 위에 형성되고, 상부 전극 층이 캡핑 층 위에 형성된다. 그 다음, 제2 마스크가 상부 전극 층 위에 형성되고 패터닝된다.
410에서, 상부 전극 및 하부 전극을 패터닝하도록 그 자리의 제2 마스크를 이용해 제2 에칭이 수행된다.
412에서, 패터닝된 상부 전극의 상면 및 측벽들 위에 등각의 유전체 라이너가 형성된다. 등각의 유전체 라이너는 캡핑 층, 저항 스위칭 층, 및 하부 전극의 측벽들을 따라 아래로 연장한다.
414에서, 하부 반사방지 코팅(BARC; bottom antireflective coating) 층 및/또는 포토레지스트 층이 등각의 유전체 라이너 위에 형성된다.
416에서, BARC 및/또는 포토레지스트 층을 에칭 백(etch back)하도록 제3 에칭이 수행된다. 이 제3 에칭은, 상부 전극의 측벽들 및 하부 전극의 측벽들을 덮도록 그 자리의 등각의 유전체 라이너, BARC 및 포토레지스트 층의 나머지 부분을 남기면서, 패터닝된 상부 전극의 상면을 노출시키도록 등각의 유전체 라이너의 일부를 제거한다.
418에서, BARC 및 포토레지스트 층의 나머지가 예를 들어 애싱(ashing)에 의해 제거되며, 그리하여 등각의 유전체 라이너의 상면 및 측벽 표면을 노출시킨다.
420에서, 패터닝된 상부 전극의 노출된 상면 위에 그리고 등각의 유전체 라이너의 상면 및 측벽 위에 층간 유전체(ILD; interlayer dielectric) 층이 형성된다.
422에서, ILD 층에 비아 개구 및 트렌치 개구가 형성된다.
424에서, 비아 개구 및 트렌치 개구는 전도성 금속 라인 및 전도성 비아를 형성하도록 금속으로 채워지며, 금속 라인은 패터닝된 상부 전극과 직접 접촉한다.
도 5 내지 도 16을 참조하면, 도 4의 일부 예에 따른 예시적인 제조 흐름을 총괄하여 예시한 일련의 단면도들이 제공된다. 도 5 내지 도 16은 방법(400)에 관련하여 기재되어 있지만, 도 5 내지 도 16에 개시된 구조물들이 이 방법에 한정되지 않고 대신 방법에 독립적인 구조물로서 분리될 수 있다는 것을 알 수 있을 것이다. 마찬가지로, 방법이 도 5 내지 도 16에 관련하여 기재되어 있지만, 방법은 도 5 내지 도 16에 개시된 구조물들에 한정되지 않고 대신 도 5 내지 도 16에 개시된 구조물에 독립적으로 분리될 수 있다는 것을 알 수 있을 것이다.
도 5는 도 4의 동작 402에 대응하는 일부 실시예의 단면도를 예시한다.
도 5는 기판(306) 위에 배치된 상호접속 구조물(304)을 예시한 일부 실시예의 단면도를 예시한다. 기판의 예시된 부분은 메모리 영역(502) 및 메모리 영역(502)을 둘러싸는 로직 영역(504)을 포함한다. 상호접속 구조물(304)은 IMD 층(328) 및 IMD 층(328)을 통해 수평으로 연장하는 하나 이상의 금속 라인(340)을 포함한다. 다른 IMD 층 및 금속 라인이 또한 상호접속 구조물(304)에 포함될 수 있지만, 명확하게 하기 위해 여기에서는 생략된다. IMD 층(328)은 실리콘 이산화물과 같은 산화물, 로우 k 유전체 재료, 또는 극저 k 유전체 재료일 수 있다. 금속 라인(340)은, 알루미늄, 구리, 또는 이들의 조합과 같은 금속으로 제조될 수 있다. 일부 실시예에서, 기판(306)은 벌크 실리콘 기판 또는 SOI(semiconductor-on-insulator) 기판(예를 들어, 실리콘 온 인슐레이터 기판)일 수 있다. 기판(306)은 또한, 예를 들어 이원 반도체 기판(예를 들어, GaAs), 삼원 반도체 기판(예를 들어, AlGaAs), 또는 더 높은 차수의 반도체 기판일 수 있다. 많은 경우에, 기판(306)은 방법(400) 동안 반도체 웨이퍼로서 나타나며, 예를 들어 1인치(25mm); 2인치(51mm); 3인치(76mm); 4인치(100mm); 5인치(130mm) 또는 125mm(4.9인치); 150mm(5.9인치, 보통은 "6인치"로 지칭됨); 200mm(7.9인치, 보통은 "8인치"로 지칭됨); 300mm(11.8인치, 보통은 "12인치"로 지칭됨); 또는 450mm(17.7인치, 보통은 "18인치"로 지칭됨)의 직경을 가질 수 있다. 프로세싱이 완료된 후에, 예를 들어 상부 금속 층이 RRAM 셀 위에 형성된 후에, 이러한 웨이퍼는 다른 웨이퍼 또는 다이로 선택적으로 적층될 수 있으며, 그 다음 개별 IC에 대응하는 개별 다이로 개별화된다(singulated).
도 6은 도 4의 동작 404에 대응하는 일부 실시예의 단면도를 예시한다.
도 6에서, 유전체 보호 층(352)이 IMD 층(328) 위에 그리고 금속 라인(340) 위에 형성된다. 유전체 보호 층(352)은 산화물 또는 ELK 유전체와 같은 유전체 재료로 제조되고, 에칭 정지 층으로서 작용한다. 일부 실시예에서, 유전체 보호 층(352)은 대략 200 옹스트롬의 두께를 갖는 SiC를 포함한다. 그 다음, 하드 마스크, 반사방지 코팅(ARC) 층, 및/또는 포토레지스트 층과 같은 마스크(600)가 유전체 보호 층(352) 위에 패터닝된다. 마스크(600)는 예를 들어, 웨이퍼 위에 포토레지스트의 층을 스피닝하고, 레티클을 통해 광을 비춤으로써 포토레지스트 층의 일부를 광에 선택적으로 노출시키고, 노출된 포토레지스트를 현상함으로써, 형성될 수 있다.
도 7은 도 4의 동작 406에 대응하는 일부 실시예의 단면도이다.
도 7에서, 유전체 보호 층(352)의 일부를 선택적으로 제거하도록 그 자리의 마스크(600)를 이용해 제1 에칭(700)이 수행된다. 도 7의 실시예에서, 제1 에칭(700)은, 유전체 보호 층(352)에 수직 측벽을 갖는 개구(702)를 형성하는, 건식 또는 플라즈마 에칭과 같은 이방성 에칭이다. 다른 실시예에서, 습식 에칭과 같은 등방성 에칭이 사용될 수 있고, 개구(702)는 수직이 아닌 각도진 또는 경사진 측벽을 가질 수 있다.
도 8은 도 4의 동작 408에 대응하는 일부 실시예의 단면도를 예시한다.
도 8에서, 하부 전극 층(354)이 유전체 보호 층(352) 위에 형성되고, 금속 라인(340)과 전기적 접촉하도록 유전체 보호 층(352)의 개구를 통해 아래로 연장한다. 그 다음, 저항 스위칭 층(362)이 하부 전극 층(354)의 상면 위에 형성되고, 그 다음 캡핑 층(364)이 저항 스위칭 층(362)의 상면 위에 형성된다. 상부 전극 층(356)은 캡핑 층(364) 위에 형성된다. 또한, 상부 전극 층(356)은 예를 들어 약 10-100 나노미터 두께일 수 있다. 상부 전극 층(356)의 상면 위에 제2 마스크(802)가 배치된다. 일부 실시예에서, 제2 마스크(802)는 포토레지스트 마스크이지만, 질화물 마스크와 같은 하드 마스크일 수도 있다.
도 9는 도 4의 동작 410에 대응하는 일부 실시예의 단면도를 예시한다.
도 9에서, 유전체 보호 층(352)의 상면이 노출될 때까지 상부 전극(356), 캡핑 층(364), 저항 스위칭 층(362) 및 하부 전극(354)의 일부를 선택적으로 제거하도록 그 자리의 제2 마스크(802)를 이용해 제2 에칭(902)이 수행된다. 일부 실시예에서, 이 제2 에칭(902)은 단방향성(unidirectional) 또는 수직 에칭과 같은 이방성 에칭이다.
도 10은 도 4의 동작 412에 대응하는 일부 실시예의 단면도를 예시한다.
도 10에서, 등각의 유전체 층(1002)이 구조물 위에 형성되며, 제2 마스크(802)의 상면과 측벽, 상부 전극(356)의 측벽, 캡핑 층(364)의 측벽, 저항 스위칭 층(362)의 측벽, 및 하부 전극(354)의 상부 측벽을 라이닝한다. 등각의 유전체 층(1002)은 예를 들어 실리콘 질화물, 실리콘 카바이드, 또는 전술한 바의 하나 이상의 조합으로 형성될 수 있다. 등각의 유전체 층(1002)은 예를 들어 약 500 옹스트롬의 두께로 형성될 수 있다.
도 11은 도 4의 동작 414에 대응하는 일부 실시예의 단면도를 예시한다.
도 11에서, 보호 층(1100)이 구조물 위에 형성된다. 일부 실시예에서, 보호 층(1100)은 BARC 층 및/또는 포토레지스트 층이다.
도 12는 도 4의 동작 416에 대응하는 일부 실시예의 단면도를 예시한다.
도 12에서, 제2 마스크 층(802) 및 등각의 유전체 라이너(1002)의 일부를 제거함으로써 상부 전극(356)의 상면을 노출시키도록 보호 층(1100)이 에칭백되었다. 보호 층(1100')의 나머지 부분은 등각의 유전체 층(1002)의 측벽을 덮고 등각의 유전체 층(1002)의 상면 위에 측방으로 연장하도록 그 자리에 남는다.
도 13은 도 4의 동작 418에 대응하는 일부 실시예의 단면도를 예시한다.
도 13에서, 보호 층(1100')의 나머지 부분이 제거되었다. 이 제거는, 예를 들어 플라즈마 애싱 프로세스와 같은 애싱 프로세스(1300)를 수행함으로써 달성될 수 있다.
도 14는 도 4의 동작 420에 대응하는 일부 실시예의 단면도를 예시한다.
도 14에서, 극저 k 유전체 층과 같은 IMD 층(1400)이 구조물 위에 형성된다.
도 15는 도 4의 동작 422에 대응하는 일부 실시예의 단면도를 예시한다.
도 15에서, 하나 이상의 마스크(도시되지 않음)를 패터닝하도록 포토리소그래피가 수행되고, 트렌치 개구(1500) 및 비아 개구(1502)를 형성하도록 하나 이상의 대응하는 에칭이 수행된다. 일부 실시예에서, 이들 개구는 듀얼 다마신(dual-damascene) 개구일 수 있다. 도 15에서, 비아 개구(1502)는 로직 영역에 형성되고 하부 금속화 라인(340)의 상면으로 아래로 연장한다.
도 16은 도 4의 동작 424에 대응하는 일부 실시예의 단면도를 예시한다.
도 16에서, 트렌치 개구(1500) 및 비아 개구(1502)에 상부 금속 층(341, 342, 1600)이 채워진다. 따라서, 상부 금속 층(341, 342)은, 상부 전극을 상부 금속 층에 접속시키는 비아 없이 상부 전극(356)의 상면과 직접 접촉할 수 있다. 예를 들어, 상부 금속 층(341, 342, 1600)의 형성은, 비아 및 트렌치 개구에 배리어 층을 증착하고, 비아 및 트렌치 개구의 배리어 층 위에 Cu 시드 층을 형성한 다음, 비아 및 트렌치 개구를 채우도록 시드 층을 사용하여 구리를 전해도금하는 것을 포함할 수 있다. 따라서, 비아 개구와 트렌치 개구는 일부 실시예에서 동시에 채워질 수 있다. 상부 금속 층이 형성된 후에, 상부 금속 층 및 IMD 층(1400)의 상면을 평탄화하도록 화학 기계적 평탄화(CMP; chemical mechanical planarization)가 사용될 수 있다.
도 17은 일부 실시예에 따라 RRAM 셀을 제조하기 위한 방법(1700)의 일부 다른 실시예의 흐름도를 제공한다.
1701에서, RRAM 상부 및 하부 전극을 포함하는 기판이 제공된다. 이들 구조물을 형성하기 위해, 1702에서, 기판이 수용된다. 기판은 기판 위에 서로 위에 적층된 복수의 금속 층들 및 유전체 층들을 포함한 상호접속 구조물을 포함한다.
1704에서, 상호접속 구조물의 금속 층의 상면 위에 그리고 유전체 층의 상면 위에 에칭 정지 층이 형성된다. 제1 마스크가 에칭 정지 층 위에 형성된다.
1706에서, 에칭 정지 층을 패터닝하도록 그 자리의 제1 마스크를 이용해 제1 에칭이 수행된다.
1708에서, 에칭 정지 층 위에 하부 전극 층이 형성되고, 하부 전극 층 위에 저항 스위칭 층이 형성된다. 저항 스위칭 층 위에 캡핑 층이 형성되고, 캡핑 층 위에 상부 전극 층이 형성된다. 상부 전극 층 위에 제2 마스크가 형성되고 패터닝된다.
1710에서, 상부 전극 및 캡핑 층을 패터닝하도록 그 자리의 제2 마스크를 이용해 제2 에칭이 수행된다.
1712에서, 패터닝된 상부 전극의 상면 및 측벽 위에 등각의 유전체 스페이서 층이 형성된다. 등각의 유전체 스페이서는 캡핑 층의 측벽들을 따라 아래로 연장하고, 저항 스위칭 층의 상면 위에 측방으로 연장할 수 있다.
1714에서, 패터닝된 상부 전극 및 캡핑 층의 측벽들 주변에 배치되는 RRAM 측벽 스페이서들을 형성하도록 등각의 유전체 스페이서 층이 에칭백된다.
1716에서, 상부 전극 위에 제3 마스크가 형성되고, 저항 스위칭 층 및 하부 전극의 노출된 부분을 제거하도록 그 자리의 제3 마스크를 이용해 제3 에칭이 수행된다.
1718에서, 구조물 위에 등각의 유전체 층이 형성된다. 등각의 유전체 층은 패터닝된 상부 전극의 상면과 측벽, 캡핑 층의 측벽, 저항 스위칭 층의 측벽, 및 하부 전극의 측벽 위에 연장한다.
1720에서, BARC 및/또는 포토레지스트 코팅이 구조물 위에 형성되고, 그 다음, 상부 전극 위의 등각의 유전체 층을 제거함으로써 상부 전극의 상면을 노출시키도록 BARC 및/또는 포토레지스트가 에칭 백된다. BARC 및/또는 포토레지스트 코팅의 나머지 부분은 여전히 등각의 유전체 층의 측벽을 덮는다.
1722에서, BARC 및/또는 포토레지스트 층의 나머지 부분이 제거되며, 그리하여 등각의 유전체 라이너의 측벽들을 노출시킨다.
1724에서, 패터닝된 상부 전극의 노출된 상면 위에 그리고 등각의 유전체 라이너 위에 ILD 층이 형성된다. 일부 실시예에서, ILD 층은 ELK 유전체 재료로 제조된다.
1726에서, ILD 층에 비아 개구 및 트렌치 개구가 형성된다.
1728에서, 비아 개구 및 트렌치 개구는 전도성 금속 라인 및 전도성 비아를 형성하도록 금속으로 채워지며, 금속 라인은 패터닝된 상부 전극과 직접 접촉한다.
도 18 내지 도 34를 참조하면, 도 17의 일부 예에 따른 예시적인 제조 흐름을 총괄하여 예시하는 일련의 단면도들이 제공된다.
도 18은 도 17의 동작 1702에 대응하는 일부 실시예의 단면도를 예시한다.
도 18은 기판(306) 위에 배치된 상호접속 구조물(304)을 예시하는 일부 실시예의 단면도를 예시한다. 도 18은 기판(306) 위에 배치된 상호접속 구조물(304)을 예시한 일부 실시예의 단면도를 예시하며, 도 5에 관련하여 앞서 기재된 바와 동일할 수 있다. 기판의 예시된 부분은 메모리 영역(502) 및 메모리 영역(502)을 둘러싸는 로직 영역(504)을 포함한다. 상호접속 구조물(304)은 IMD 층(328) 및 IMD 층(328)을 통해 수평으로 연장하는 하나 이상의 금속 라인(340)을 포함한다.
도 19는 도 17의 동작 1704에 대응하는 일부 실시예의 단면도를 예시한다.
도 19에서, 유전체 보호 층(352)이 IMD 층(328) 위에 그리고 금속 라인(338) 위에 형성된다. 유전체 보호 층(352)은 산화물 또는 ELK 유전체와 같은 유전체 재료로 제조되고, 에칭 정지 층으로서 작용한다. 일부 실시예에서, 유전체 보호 층(352)은 대략 200 옹스트롬의 두께를 갖는 SiC를 포함한다. 그 다음, 하드 마스크, 반사방지 코팅(ARC) 층 및/또는 포토레지스트 층과 같은 마스크(1900)가 유전체 보호 층(352) 위에 패터닝된다.
도 20은 도 17의 동작 1706에 대응하는 일부 실시예의 단면도를 예시한다.
도 20에서, 유전체 보호 층(352)의 일부를 선택적으로 제거하도록 그 자리의 마스크(1900)를 이용해 제1 에칭(2000)이 수행된다. 도 20의 실시예에서, 제1 에칭은 습식 에칭과 같은 등방성 에칭이며, 유전체 보호 층(352)에 라운드되거나 경사진 측벽을 갖는 개구(2002)를 형성한다. 다른 실시예에서, 건식 에칭 또는 플라즈마 에칭과 같은 이방성 에칭이 사용될 수 있고 수직 측벽을 갖는 개구를 형성할 수 있다.
도 21은 도 4의 동작 1708에 대응하는 일부 실시예의 단면도를 예시한다.
도 21에서, 하부 전극 층(354)이 유전체 보호 층(325) 위에 형성되고, 금속 라인(340)과 전기적 접촉하도록 유전체 보호 층(352)의 개구를 통해 아래로 연장한다. 그 다음, 저항 스위칭 층(362)이 하부 전극 층(354)의 상면 위에 형성되고, 그 다음 캡핑 층(364)이 저항 스위칭 층(362)의 상면 위에 형성된다. 상부 전극 층(356)이 캡핑 층(364) 위에 형성된다. 또한, 상부 전극 층(356)은 예를 들어 약 10-100 나노미터 두께일 수 있다. 제2 마스크(2100)가 상부 전극 층(356)의 상면 위에 배치된다. 일부 실시예에서, 제2 마스크(2100)는 포토레지스트 마스크이지만, 질화물 마스크와 같은 하드 마스크일 수도 있다.
도 22는 도 4의 동작 1710에 대응하는 일부 실시예의 단면도를 예시한다.
도 22에서, 저항 스위칭 층의 상면이 노출될 때까지 상부 전극(356) 및 캡핑 층(364)의 일부를 선택적으로 제거하도록 그 자리의 제2 마스크(2100)를 이용해 제2 에칭(2200)이 수행된다. 일부 실시예에서, 제2 에칭은 단방향성 또는 수직 에칭과 같은 이방성 에칭이다. 제2 마스크(2100)는 제2 에칭(2200) 후에 선택적으로 제거될 수 있다.
도 23은 도 17의 동작 1712에 대응하는 일부 실시예의 단면도를 예시한다.
도 23에서, 등각의 유전체 스페이서 층(2300)이 구조물 위에 형성되며, 캡핑 층(364)의 측벽들을 따라 상부 전극(356)의 상면 및 측벽들을 라이닝하고 저항 스위칭 층(362)의 상면 위로 연장한다. 등각의 유전체 스페이서 층(2300)은 예를 들어 실리콘 질화물, 실리콘 카바이드, 또는 전술한 바의 하나 이상의 조합으로 형성될 수 있다. 또한, 등각의 유전체 스페이서 층은 예를 들어 약 500 옹스트롬의 두께로 형성될 수 있다.
도 24는 도 17의 동작 1714에 대응하는 일부 실시예의 단면도를 예시한다.
도 24에서, RRAM 측벽 스페이서(122)를 형성하기 위해 등각의 유전체 스페이서 층(2300)을 에칭백하도록 에칭 백 프로세스(2400)가 사용된다.
도 25는 도 17의 동작 1716에 대응하는 일부 실시예의 단면도를 예시한다.
도 25에서, 제3 마스크(2500)가 상부 전극(356) 위에 형성된다. 제3 마스크는 예를 들어 하드 마스크 또는 포토마스크일 수 있다. 제3 마스크(2500)는 예를 들어, 웨이퍼 위에 포토레지스트의 층을 스피닝하고, 레티클을 통해 광을 비춤으로써 포토레지스트 층의 일부를 광에 선택적으로 노출시키고, 노출된 포토레지스트를 현상함으로써, 형성될 수 있다.
도 26은 도 17의 동작 1716에 대응하는 일부 실시예의 단면도를 예시한다.
도 26에서, 저항 스위칭 층(362) 및 하부 전극(354)의 노출된 부분을 제거하도록 그 자리의 제3 마스크(2500)를 이용해 제3 에칭(2600)이 수행된다. 도 27에서, 제3 마스크(2500)는 예를 들어 플라즈마 에칭 프로세스를 통해 제거되었다.
도 28은 도 17의 동작 1718에 대응하는 일부 실시예의 단면도를 예시한다.
도 28에서, 등각의 유전체 층(2800)이 구조물 위에 형성된다. 등각의 유전체 층(2800)은 예를 들어 실리콘 질화물, 실리콘 카바이드 또는 전술한 바의 하나 이상의 조합으로 형성될 수 있다. 등각의 유전체 층(2800)은 예를 들어 약 500 옹스트롬의 두께로 형성될 수 있다.
도 29는 도 17의 동작 1720에 대응하는 일부 실시예의 단면도를 예시한다.
도 29에서, BARC 층(2900) 및/또는 포토레지스트 코팅이 구조물 위에 형성된다.
도 30은 도 17의 동작 1720에 대응하는 일부 실시예의 단면도를 예시한다.
도 30에서, BRAC 층(2900) 및/또는 포토레지스트 코팅이 에칭 백된다. 이 에칭백은 상부 전극(356)의 상면 위로부터 등각의 유전체 층(2800)의 일부를 제거하고, RRAM 측벽 스페이서(122)의 측벽을 따라 그리고 하부 전극(354)의 측벽을 따라 등각의 유전체 층(2800)의 나머지 부분을 남긴다. 도 30에서, 로직 영역(504) 위로부터 등각의 유전체 층(2800)을 제거하도록 또다른 마스크 및 에칭(도시되지 않음)이 사용되었다.
도 31은 도 17의 동작 1722에 대응하는 일부 실시예의 단면도를 예시한다.
도 31에서, 등각의 유전체 층(2800)의 나머지 부분을 제거하도록 인시추(in-situ) 애싱 프로세스(3100)가 수행된다.
도 32는 도 17의 동작 1724에 대응하는 일부 실시예의 단면도를 예시한다.
도 32에서, 극저 k 유전체 층과 같은 IMD 층(3200)이 구조물 위에 형성된다.
도 33은 도 17의 동작 1726에 대응하는 일부 실시예의 단면도를 예시한다.
도 33에서, 하나 이상의 마스크(도시되지 않음)를 패터닝하도록 포토리소그래피가 수행되고, 트렌치 개구(3300) 및 비아 개구(3302)를 형성하도록 하나 이상의 대응하는 에칭이 수행된다. 일부 실시예에서, 이들 개구는 듀얼 다마신 개구일 수 있다. 도 33에서, 비아 개구(3302)는 로직 영역에 형성되고, 하부 금속화 라인(340)의 상면으로 아래로 연장한다.
도 34는 도 17의 동작 1728에 대응하는 일부 실시예의 단면도를 예시한다.
도 34에서, 트렌치 개구(3300) 및 비아 개구(3302)에 상부 금속 층(341, 342, 3400)이 채워진다. 따라서, 상부 금속 층(341, 342)은, 상부 전극을 상부 금속 층에 접속시키는 비아 없이, 상부 전극(356)의 상면과 직접 접촉할 수 있다. 예를 들어, 상부 금속 층(341, 342, 3400)의 형성은, 비아 및 트렌치 개구에 배리어 층을 증착하고, 비아 및 트렌치 개구의 배리어 층 위에 Cu 시드 층을 형성한 다음, 비아 및 트렌치 개구를 채우도록 시드 층을 사용하여 구리를 전해도금하는 것을 포함할 수 있다. 상부 금속 층이 형성된 후에, 상부 금속 층 및 IMD 층(3200)의 상면들을 평탄화하도록 화학 기계적 평탄화(CMP)가 사용될 수 있다.
본 명세서 뿐만 아니라 아래의 청구항에서, 용어 "제1", "제2", "제3" 등은 단지 도면 또는 일련의 도면들의 상이한 구성요소들 간에 구별하도록 기재를 용이하게 하기 위해 사용된 일반적인 식별자일 뿐이다. 그 자체로, 이들 용어들은 이 구성요소들에 대한 임의의 시간적 순서 또는 구조적 근접도를 암시하는 것이 아니며, 상이한 예시된 실시예 및/또는 예시되지 않은 실시예에서 대응하는 구성요소들을 기술하고자 하는 것이 아니다. 예를 들어, 제1 도면에 관련하여 기재된 "제1 유전체 층"은 다른 도면에 관련하여 기재된 "제1 유전체 층"에 반드시 대응하지 않을 수 있고, 예시되지 않은 실시예에서 "제1 유전체 층"에 반드시 대응하지 않을 수 있다.
일부 실시예는, 상부 금속 상호접속 층과 하부 금속 상호접속 층 사이에 배열된 하나 이상의 메모리 셀들을 포함하는 집적 회로에 관한 것이다. 메모리 셀은, 하부 금속 상호접속 층에 연결된 하부 전극, 하부 전극 위에 배치된 데이터 스토리지 층, 및 저항 스위칭 층 위에 배치된 캡핑 층을 포함한다. 상부 전극이 캡핑 층 위에 배치된다. 상부 전극의 상면은, 상부 전극의 상면을 상부 금속 상호접속 층에 연결하는 비아나 컨택 없이, 상부 금속 상호접속 층과 직접 접촉한다.
다른 실시예는, 집적 회로(IC)에 관한 것이다. IC는, 메모리 영역 및 로직 영역을 포함하는 반도체 기판을 포함한다. 상호접속 구조물이 메모리 역역 및 로직 영역 위에 배치된다. 상호접속 구조물은, 서로 위에 배치되며 층간 유전체(ILD) 재료에 의해 서로 격리된 복수의 금속 상호접속 층들을 포함한다. 복수의 메모리 셀들 또는 MIM 커패시터들이 메모리 영역 위에 배열되고, 하부 금속 상호접속 층과, 하부 금속 상호접속 층에 인접한 상부 금속 상호접속 층 사이에 배열된다. 메모리 셀 또는 MIM 커패시터는, 하부 금속 상호접속 층의 상부 부분에 연결된 하부 전극을 포함한다. 메모리 셀 또는 MIM 커패시터는 또한, 상부 전극의 측벽들 사이에서 연속적으로 연장하며 상부 금속 상호접속 층의 하면에 직접 인접해 있는 평면 상면을 갖는 상부 전극을 포함한다.
또 다른 실시예는 방법에 관한 것이다. 방법에서, 기판 위에 배치된 상호접속 구조물을 갖는 반도체 기판이 수용된다. 하부 전극 및 상부 전극이 메모리 영역 위의 상호접속 구조물 위에 형성된다. 하부 전극은 상호접속 구조물의 하부 금속 층에 연결된다. 하부 전극과 상부 전극은 데이터 스토리지 또는 유전체 층에 의해 서로 분리된다. 층간 유전체(ILD) 층이 상부 전극 위에 형성된다. 수직 또는 실질적으로 수직인 측벽들을 갖는 트렌치 개구가 ILD 층에 형성된다. 트렌치 개구는 상부 전극의 상면을 노출시킨다. 상부 금속 층이 트렌치 개구에 형성된다. 상부 금속 층은 상부 전극과 직접 접촉한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 상부 금속 상호접속 층과 하부 금속 상호접속 층 사이에 배열된 하나 이상의 메모리 셀을 포함하는 집적 회로(IC; integrated circuit)에 있어서, 메모리 셀은,
    상기 하부 금속 상호접속 층에 연결된 하부 전극;
    상기 하부 전극 위에 배치된 데이터 스토리지 또는 유전체 층;
    상기 데이터 스토리지 또는 유전체 층 위에 배치된 캡핑 층; 및
    상기 캡핑 층 위에 배치된 상부 전극을 포함하고,
    상기 상부 전극의 상면은 상기 상부 전극의 상면을 상기 상부 금속 상호접속 층에 연결하는 비아나 컨택 없이 상기 상부 금속 상호접속 층과 직접 접촉하는 것인 집적 회로(IC).
  2. 청구항 1에 있어서, 상기 상부 전극은, 상기 상부 전극의 측벽들 사이에서 연속적으로 연장하며 상기 상부 금속 상호접속 층과 직접 인접해 있는 평면 상면을 갖는 것인 집적 회로(IC).
  3. 청구항 2에 있어서, 상기 하부 전극은 상기 상부 전극의 측벽들과 정렬된 측벽들을 갖고, 상기 데이터 스토리지 또는 유전체 층의 측벽들 및 상기 캡핑 층의 측벽들도 또한 상기 상부 전극의 측벽들과 정렬되는 것인 집적 회로(IC).
  4. 청구항 3에 있어서, 상기 메모리 셀은, 상기 상부 전극의 측벽들을 따라 연장하며, 상기 캡핑 층의 측벽들을 따라 아래로, 상기 데이터 스토리지 또는 유전체 층의 측벽들을 따라, 그리고 상기 하부 전극의 상부 측벽들을 따라 연장하는 등각의(conformal) 유전체 층을 더 포함하는 것인 집적 회로(IC).
  5. 청구항 2에 있어서, 상기 하부 전극은 하부 전극 폭을 갖고, 상기 상부 전극은 상기 하부 전극 폭보다 더 작은 상부 전극 폭을 갖는 것인 집적 회로(IC).
  6. 청구항 5에 있어서, 상기 메모리 셀은, 상기 상부 전극의 측벽들을 따라 그리고 상기 캡핑 층의 측벽들을 따라 배열되며, 상기 데이터 스토리지 또는 유전체 층의 상면에 얹힌 하면들을 갖는 측벽 스페이서들을 더 포함하는 것인 집적 회로(IC).
  7. 집적 회로(IC)에 있어서,
    메모리 영역 및 로직 영역을 포함하는 반도체 기판;
    상기 메모리 역역 및 상기 로직 영역 위에 배치된 상호접속 구조물로서, 서로 위에 배치되며 층간 유전체(ILD; interlayer dielectric) 재료에 의해 서로 격리된 복수의 금속 상호접속 층들을 포함하는, 상기 상호접속 구조물; 및
    상기 메모리 영역 위에 배열되며, 하부 금속 상호접속 층과 상기 하부 금속 상호접속 층에 인접한 상부 금속 상호접속 층 사이에 배열된 복수의 메모리 셀 또는 금속-절연체-금속(MIM; metal-insulator-metal) 커패시터를 포함하고,
    메모리 셀 또는 MIM 커패시터는, 상기 하부 금속 상호접속 층의 상부 부분에 연결된 하부 전극, 및 상부 전극을 포함하고, 상기 상부 전극은, 상기 상부 전극의 측벽들 사이에서 연속적으로 연장하며 상기 상부 금속 상호접속 층의 하면에 직접 인접해 있는 평면 상면을 갖는 것인 집적 회로(IC).
  8. 반도체 기판의 메모리 영역 및 로직 영역 위에 배치된 상호접속 구조물을 갖는 반도체 기판을 수용하는 단계;
    상기 메모리 영역 위의 상기 상호접속 구조물 위에 하부 전극 및 상부 전극 - 상기 하부 전극은 상기 상호접속 구조물의 하부 금속 층에 연결되고, 상기 하부 전극과 상기 상부 전극은 데이터 스토리지 또는 유전체 층에 의해 서로 분리됨 - 을 형성하는 단계;
    상기 상부 전극 위에 층간 유전체(ILD) 층을 형성하는 단계;
    상기 ILD 층에, 수직 측벽들을 가지며 상기 상부 전극의 상면을 노출시키는 트렌치 개구를 형성하는 단계; 및
    상기 트렌치 개구에, 상기 상부 전극과 직접 접촉하는 상부 금속 층을 형성하는 단계를 포함하는 방법.
  9. 청구항 8에 있어서,
    상기 로직 영역에서 트렌치 개구로부터 아래로 연장하며 상기 하부 금속 층의 상면을 노출시키는 비아 개구를 형성하는 단계를 더 포함하고, 상기 비아 개구는 상기 트렌치 개구와 동시에 채워지는 것인 방법.
  10. 청구항 8에 있어서, 상기 하부 전극 및 상부 전극을 형성하는 단계는,
    상기 상호접속 구조물의 유전체 층의 상면 위에 그리고 상기 상호접속 구조물의 금속 바디의 상면 위에 에칭 정지 층을 형성하는 단계로서, 상기 유전체 층의 상면은 상기 금속 바디의 상면과 공면을 이루는(co-planar) 것인, 상기 에칭 정지 층 형성 단계:
    상기 금속 바디의 상면을 노출시키도록 상기 에칭 정지 층을 통해 개구를 형성하는 단계:
    상기 에칭 정지 층 위에 하부 전극 층 - 상기 하부 전극 층은 상기 금속 바디에 연결됨 - 을 형성하는 단계;
    상기 하부 전극 층 위에 데이터 스토리지 또는 유전체 층을 형성하는 단계;
    상기 데이터 스토리지 또는 유전체 층 위에 캡핑 층을 형성하는 단계; 및
    상기 캡핑 층 위에 상부 전극 층을 형성하는 단계를 포함하는 것인 방법.
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