KR20190135903A - 스페이서를 포함한 mram mtj 최상부 전극과 금속층간 계면을 위한 기술들 - Google Patents

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Abstract

일부 실시예들은 자기저항 랜덤 액세스 메모리(MRAM) 셀을 포함하는 집적 회로에 관한 것이다. 집적 회로는 하부 금속층 및 하부 금속층 위에 배치된 상부 금속층을 포함한다. 바닥부 전극이 하부 금속층 위에 그리고 하부 금속층과 전기적으로 접촉하도록 배치된다. 자기 터널링 접합부(MTJ)가 바닥부 전극의 윗면 위에 배치된다. 최상부 전극이 MTJ의 윗면 위에 배치되고, 상부 금속층과 접촉한다. 측벽 스페이서는 최상부 전극의 외주부를 둘러싼다. 에칭 정지층이 상부 금속층의 바닥면의 외주부를 둘러싸도록 스페이서 최상면의 외주부의 최상부 상에 배치된다. 에칭 정지층은 스페이서 최상면의 외주부로부터 돌출해 있다.

Description

스페이서를 포함한 MRAM MTJ 최상부 전극과 금속층간 계면을 위한 기술들{TECHNIQUES FOR MRAM MTJ TOP ELECTRODE TO METAL LAYER INTERFACE INCLUDING SPACER}
본 발명은 스페이서를 포함한 MRAM MTJ 최상부 전극과 금속층간 계면을 위한 기술들에 관한 것이다.
오늘날의 많은 전자 디바이스들은 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 비휘발성 메모리는 전력의 부재시에 자신의 저장되어 있던 데이터를 유지할 수 있는 반면에, 휘발성 메모리는 전력이 소실될 때 자신의 저장되어 있던 데이터를 잃어버린다. 자기저항 랜덤 액세스 메모리(Magnetoresistive random-access memory; MRAM)는 오늘날의 전자 메모리에 비해 장점들을 갖기 때문에 차세대 비휘발성 전자 메모리의 전도유망한 하나의 후보자이다. 플래시 랜덤 액세스 메모리와 같은 오늘날의 비휘발성 메모리에 비해, MRAM은 일반적으로 보다 빠르며 보다 우수한 내구성을 갖는다. 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM) 및 정적 랜덤 액세스 메모리(static random-access memory; SRAM)와 같은 오늘날의 휘발성 메모리에 비해, MRAM은 일반적으로 유사한 성능과 밀도를 가지면서도, 보다 낮은 전력 소모를 갖는다.
일부 실시예들은 자기저항 랜덤 액세스 메모리(MRAM) 셀을 포함하는 집적 회로에 관한 것이다. 집적 회로는 반도체 기판 및 반도체 기판 위에 배치된 상호연결 구조물을 포함한다. 상호연결 구조물은 교호 방식으로 서로 위아래로 적층되어 있는 복수의 금속층들 및 복수의 유전체층들을 포함한다. 복수의 금속층들은 하부 금속층 및 하부 금속층 위에 배치된 상부 금속층을 포함한다. 바닥부 전극이 하부 금속층 위에 그리고 하부 금속층과 전기적으로 접촉하도록 배치된다. 자기 터널링 접합부(MTJ)가 바닥부 전극의 윗면 위에 배치된다. 최상부 전극이 MTJ의 윗면 위에 배치되고, 상부 금속층과 직접적으로 전기적 접촉하는 전극 최상면을 갖는다. 측벽 스페이서는 최상부 전극의 외주부를 둘러싸고 스페이서 최상면을 갖는다. 에칭 정지층이 상부 금속층의 바닥면의 외주부를 둘러싸도록 스페이서 최상면의 외주부의 최상부 상에 배치된다. 에칭 정지층은 스페이서 최상면의 외주부로부터 돌출해 있다.
다른 실시예들은 반도체 기판 상에 배치된 MRAM 셀에 관한 것이다. MRAM 셀은 반도체 기판 위에 배치된 바닥부 전극, 및 바닥부 전극 위에 배치된 자기 터널링 접합부(MTJ)를 포함한다. 최상부 전극은 MTJ의 윗면 위에 배치되고, 최상부 전극은 전극 최상면을 갖는다. 측벽 스페이서는 최상부 전극의 외주부를 둘러싸고, 스페이서는 스페이서 최상면을 갖는다. 금속 라인이 최상부 전극 위에 배치되고, 전극 최상면 및 스페이서 최상면의 적어도 일부와 직접적으로 물리적 및 전기적 접촉하는 바닥면을 갖는다.
다른 실시예들은 MRAM 셀을 제조하는 방법에 관한 것이다. 이 방법에서, 에칭 정지층이 유전체층의 윗면 위에 형성되고, 에칭 정지층은 아래에 있는 금속 라인의 윗면의 적어도 일부가 노출되도록 하는 개구부를 나타낸다. 바닥부 전극층이 에칭 정지층 위에 형성된다. 바닥부 전극층은 아래에 있는 금속 라인에 물리적 및 전기적으로 연결되도록 개구부를 관통하여 아랫쪽으로 연장된다. 자기 터널 접합(MTJ)층이 바닥부 전극층 위에 형성된다. 최상부 전극이 자기 터널 접합층 위에 형성된다. 적어도 MTJ층 및 최상부 전극을 둘러싸는 스페이서층이 형성된다. 최상부 전극의 최상면 및 스페이서의 최상면을 노출시키도록 스페이서층이 에칭된다. 전극 최상면 및 스페이서 최상면과 직접적으로 물리적 접촉 및 전기적 접촉하도록 상부 금속층이 형성된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 자기 터널링 접합부(magnetic tunneling junction; MTJ)를 포함하는 MRAM 셀의 일부 실시예들을 포함하는 전자 메모리의 일부의 단면도를 나타낸다.
도 1b는 MRAM 셀의 제조 동안에 퇴적된 정지층의 기하학적 형상을 나타내는 MRAM 셀의 단면도를 나타낸다.
도 1c는 원치않는 금속 오버플로우(overflow)를 보여주는 MRAM 셀의 단면도를 나타낸다.
도 2는 MRAM 셀을 포함하는 집적 회로의 일부 실시예들의 단면도를 나타낸다.
도 3은 MRAM 셀을 포함하는 도 2의 집적 회로의 일부 실시예들의 평면도를 나타낸다.
도 4는 도 2의 집적 회로의 MRAM 셀의 확대 단면도를 나타낸다.
도 5 내지 도 11은 일련의 단면도들로서의 일련의 증분 제조 단계들을 나타낸다.
도 12는 본 개념의 일부 실시예들을 나타내는 흐름도 형식의 방법을 나타낸다.
본 발명개시는 본 발명개시의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
자기저항 랜덤 액세스 메모리(MRAM) 셀은 상부 전극과 하부 전극, 및 상부 전극과 하부 전극 사이에 배열된 자기 터널 접합부(MTJ)를 포함한다. 종래의 MRAM 셀에서, 상부 전극은 콘택트 또는 비아에 의해 위에 있는 금속층(예를 들어, 금속 1, 금속 2, 금속 3 등)에 결합된다. 이러한 결합용 콘택트 또는 비아의 사용은 널리 채택되고 있지만, 이러한 MRAM 셀 더하기 그 위에 있는 이러한 콘택트 또는 비아의 총 높이는 인접한 금속층들 간(예를 들어, 금속 2 층과 금속 3 층 간)의 일반적인 수직 간격에 비해 크다. 이러한 높이를 인접한 금속층들 간의 수직 간격과 동일선상에 있도록 하기 위해, 본 발명개시는 MRAM 셀의 최상면과 MRAM 셀의 바닥 전극을 넘는 금속 라인 오버플로우로 인해 가능할 수 있는 MRAM 단락을 회피하면서 비아 또는 콘택트를 사이에 배치시키지 않고서 최상부 전극을 그 위에 있는 금속 라인에 직접 결합시키는 기술을 제공한다.
도 1a를 참조하면, 메모리 어레이 영역 및 주변부 영역을 포함하는 메모리 디바이스(100)의 일부의 단면도가 제공된다. 메모리 영역은 일부 실시예들에 따른 MRAM 셀(101)을 위한 금속층과 금속층간 연결 배열(103)을 포함한다. 두 개의 MRAM 셀들(101)(셀 1 및 셀 2)이 도시되어 있지만, 편의상, MRAM 셀(101)을 설명하기 위해 동일한 참조 번호를 사용한다. MRAM 셀(101)은 바닥부 전극(102)과 최상부 전극(104)을 포함하며, 이 바닥부 전극(102)과 최상부 전극(104)은 자기 터널 접합부(MTJ)(106)에 의해 서로 분리된다. 일부 실시예들에서, 바닥부 전극(102)은 탄탈륨 질화물 또는 탄탈륨의 배리어층 및 두 개의 다른 탄탈륨 질화물 또는 티타늄 층을 포함하는 다층 구조물(예를 들어, 세 개의 층들)을 채택한다. 최상부 전극(104), MTJ(106), 및 바닥부 전극(102)의 일부는 측벽 스페이서(126)에 의해 둘러싸여 있다. 바닥부 및 최상부 전극들(102, 104)은 하부 금속층(114)과 상부 금속층(116) 사이에 배치된다. 측벽 스페이서(126)는 예컨대, 실리콘 산질화물(예컨대, SiON)로 제조될 수 있는 보호층(125)에 의해 둘러싸여 있으며, 층간 유전체(interlayer dielectric; ILD) 또는 금속간 유전체(IMD) 층(128)과 같은 유전체 물질이 보호층(125)을 둘러싼다. 실리콘 이산화물 라이너 또는 실리콘 질화물 라이너와 같은 유전체 라이너(138)가 유전체 보호층(140) 위에 컨포멀하게(conformally) 위치할 수 있다. 유전체 보호층(140)은 바닥부 전극(102)을 다른 능동 회로들로부터 전기적으로 격리시키고, 바닥부 전극에 대한 기계적 및 화학적 보호를 제공한다. 일부 실시예들에서, 유전체 보호층은 실리콘 이산화물(SiO2) 또는 실리콘 질화물(Si3O4)로 제조된다.
MTJ(106)는 하부 강자성 전극(108)과 상부 강자성 전극(110)을 포함하며, 이것들은 터널링 배리어층(112)에 의해 서로 분리된다. 일부 실시예들에서, 하부 강자성 전극(108)은 고착 또는 "고정(pinned)" 자기 배향을 가질 수 있는 반면에, 상부 강자성 전극(110)은 가변적 또는 "자유" 자기 배향을 갖는데, 이 가변적 또는 "자유" 자기 배향은 상이한 2진 상태와 같은 상이한 데이터 상태를 각각 나타내는 두 개 이상의 구별되는 자기 극성들 간을 스위칭할 수 있다. 하지만, 다른 구현예들에서, MTJ(106)는, 상부 강자성 전극(110)이 "고정" 자기 배향을 갖는 반면에, 하부 강자성 전극(108)은 "자유" 자기 배향을 갖도록, 수직적으로 "플리핑(flipped)"될 수 있다.
일부 실시예들에서, 측벽 스페이서(126)는 최상부 전극(104)의 최상부 전극 표면(104a)과 거의 동일한 높이에 있는 스페이서 최상면(126a)을 포함한다. 에칭 정지층(142a)의 일부는 스페이서 최상면(126a) 위와 상부 금속층(116)의 외주부(outer periphery) 주위에 배치된 상태로 남는다. 에칭 정지층(142a)은 폭(d1)을 가지며, 이 폭(d1)은 상부 금속층(116)의 바닥면의 폭(d2)을 규정하는 하나의 인자이다. 에칭 정지층(142a)의 폭(d1)은 스페이서 최상면(126a)의 폭에 의해 부분적으로 제어되며, 스페이서 최상면(126a)은 에칭 정지층(142a)이 퇴적될 때 에칭 정지층(142a)을 지지한다. 에칭 정치층(142b)의 아랫 부분은 측벽 스페이서(126)의 바닥부로부터 바깥쪽으로 연장되어 있는 것을 살펴볼 수 있다.
도 1b는 일부 실시예들에서 스페이서 최상면(126a)의 폭이 MRAM 셀(150)에서의 에칭 정지층(142a)의 폭을 제어하는 방법을 개략적으로 나타낸다. 일부 실시예들에서, 에칭 정지층(142a', 142b')은 실리콘 탄화물(SiC)로 제조될 수 있다. 에칭 정지층(142a')의 윗 부분은 최상부 전극(104) 바로 위에 있는(그리고 어떤 경우에는 직접 접촉하는) 중앙 영역과, 스페이서(126) 위에서 아랫쪽으로 가늘어지거나 기울어진 주변 영역을 포함할 수 있다. 에칭 정지층(142a')은 측벽 스페이서(126)의 가장자리를 약간 넘어서 연장된다는 것을 살펴볼 수 있다. 에칭 정지층(142a')은, 에칭 정지층이 스페이서(126)에 대해 상당한 정도로 돌출해 있는 횡측 연장부를 포함한다는 점에서, "베레모(beret)" 형상을 갖는다. 스페이서 최상면의 외주부를 넘어 연장하는 에칭 정지층(142a')의 부분은 바닥부 금속층을 향하여 약간 아랫쪽으로 경사진다. 이 설명을 위해, "돌출형 에칭 정지층"이라는 용어가, 도 1b에서 도시된 바와 같이 구성된 베레모 형상 에칭 정지층을 설명하기 위한 약칭으로서 사용될 것이다. 돌출형 에칭 정지층(142a')은 측벽 스페이서(126)의 외주부를 넘어 연장하는 영역에서 보호층(125)의 의도하지 않은 에칭을 방지할 수 있다. 에칭 정지층(142a')이 에칭되어 상부 금속층을 위한 개구부를 형성할 때, 개구부는 에칭 정지층(142a)을 넘어 연장되지 않을 것이며, 이에 따라 도 1a에 도시된 바와 같이 개구부 내에 상부 금속층을 함유하고 상부 금속층을 MRAM 셀 위의 영역으로 한정시킬 것이다.
일부 MRAM 제조 공정들에서, 티타늄/티타늄 질화물층이 제조 동안 산화를 방지하기 위해 최상부 전극(104)의 최상부 상에 퇴적된다. 이 티타늄/티타늄 질화물층은 후속 포토/에칭 단계에 의해 제거된다. 최상부 전극(104)의 최상부 상에 에칭 정지층(142a')을 퇴적하는 장점은 최상부 전극(104) 위의 에칭 정지층(142a')의 완전한 커버리지는 충분한 산화 방지로서 역할을 할 수 있고, 이에 따라 티타늄/티타늄 질화물층을 불필요하게 할 수 있다는 것이다. 따라서, 산화를 방지하기 위해 티타늄/티타늄 질화물층 대신에 에칭 정지층(142a')을 사용하는 것은 처리 단계들과 비용을 절감시킬 수 있다.
도 1c는 충분히 넓은 측벽 스페이서 또는 정지층없이, 최상부 전극(104')과 그 위에 있는 금속층(116') 간의 직접 접촉을 가짐으로써 나타나는 한가지 잠재적인 장애현상을 나타내는 예시적인 MRAM 셀(160)을 나타낸다. 측벽 스페이서(126')는 도 1b의 측벽 스페이서(126)보다 폭이 좁다. 이것은 에칭 정지층(142a")이 횡측 커버리지(예를 들어, 폭)가 부족하고 보호층(125)의 의도하지 않은 에칭에 대해 충분한 보호를 제공하지 못할 수 있다는 것을 의미한다. 위에 있는 금속층(116')을 위한 개구부를 형성하기 위한 에칭 동안, 에칭이 측벽 스페이서(126')를 약간 넘어 연장하는 경우, 의도하지 않은 공동(cavity)이 형성될 수 있을 가능성이 있다. 이 공동이 위에 있는 금속층으로 채워지는 경우, "투스(tooth)"(116x)가 형성되고, 투스(116x)와 MRAM 셀(160)의 바닥부 전극(102') 간의 단락의 가능성을 나타내는 취약점이 생성될 수 있다(X로 표시된 점선 화살표로 표시됨).
도 1a로 돌아가서, MRAM 셀(100)은 금속층(116)과 MRAM 셀(100) 간의 접속부가 측벽 스페이서(126)의 최상면(126a)을 넘어 연장되지 않도록 충분한 폭을 갖는 보다 넓은 폭의 측벽 스페이서(126) 및 에칭 정지층(142a)을 포함한다. 이것은 바닥부 전극(102)과 그 위에 있는 금속층(116) 간의 단락 발생의 위험성이 감소된다는 것을 의미한다. 이해할 바와 같이, 도 1a의 피처들은 개재된 비아 없이 최상부 전극(104)과 상부 금속층(116) 간의 직접적인 접촉으로 인해 하부 금속층(114)과 상부 금속층(116) 간의 감소된 간격을 제공할 수 있고, 또한 날씬한 제조 기술이 가능할 수 있다.
주목할 것은, 최상부 전극(104)을 그 위에 있는 금속층(116)에 결합시키기 위한 콘택트 또는 비아보다는, 최상부 전극(104) 자체가 그 위에 있는 금속층(116)과 직접 전기적으로 접촉한다. 일부 실시예들에서, 위에 있는 금속층(116)은 금속 라인 또는 금속층 점퍼이다. 일부 실시예들에서, 위에 있는 금속층(116)의 바닥면은 최상부 전극(104)의 최상면(104a) 및 측벽 스페이서(126)의 최상면(126a)의 일부분과 평면 계면에서 만난다. 최상부 전극(104)과 그 위에 있는 금속층(116) 사이에는 비아 또는 콘택트가 없기 때문에, MRAM 셀(100)의 총 높이는 BEOL(back-end-of-line) 공정 흐름과 보다 쉽게 호환된다.
도 2는 집적 회로(200)의 상호연결 구조물(204) 내에 배치된 MRAM 셀들(202a, 202b)을 포함하는, 집적 회로(200)의 일부 실시예들의 단면도를 나타낸다. 집적 회로(200)는 기판(206)을 포함한다. 기판(206)은 예컨대, 벌크 기판(예컨대, 벌크 실리콘 기판) 또는 실리콘 온 절연체(silicon-on-insulator; SOI) 기판일 수 있다. 도시된 실시예는 하나 이상의 얕은 트렌치 격리(shallow trench isolation; STI) 영역(208)을 도시하며, 이 STI 영역(208)은 유전체로 채워진 트렌치를 기판(206) 내에 포함할 수 있다.
두 개의 워드 라인 트랜지스터들(210, 212)이 STI 영역들(208) 사이에 배치된다. 워드 라인 트랜지스터들(210, 212)은 워드 라인 게이트 전극들(214, 216)을 각각 포함하고; 워드 라인 게이트 유전체들(218, 220)을 각각 포함하며; 워드 라인 측벽 스페이서(222)와 소스/드레인 영역(224)을 포함한다. 소스/드레인 영역(224)은 워드 라인 게이트 전극들(214, 216)과 STI 영역(208) 사이에서 기판(206) 내에 배치되고, 워드 라인 게이트 유전체들(218, 220) 각각 아래에 있는 채널 영역의 제2 도전형과는 반대인 제1 도전형을 갖도록 도핑된다. 워드 라인 게이트 전극들(214, 216)은 예컨대, 알루미늄, 구리, 또는 이들의 조합과 같은, 금속, 또는 도핑된 폴리실리콘일 수 있다. 워드 라인 게이트 유전체들(218, 220)은 예컨대, 실리콘 이산화물과 같은 산화물, 또는 하이 k 유전체 물질일 수 있다. 워드 라인 측벽 스페이서(222)는 예컨대, 실리콘 질화물(예컨대, Si3N4)로 제조될 수 있다.
상호연결 구조물(204)은 기판(206) 위에 배열되고, 디바이스들(예컨대, 트랜지스터들(210, 212))을 서로 결합시킨다. 상호연결 구조물(204)은 복수의 IMD 층들(226, 228, 230) 및 복수의 금속화층들(232, 234, 236)을 포함하며, 이 층들은 교호 방식으로 서로 위아래로 층을 이룬다. IMD 층들(226, 228, 230)은, 예컨대 무도핑 실리케이트 글래스와 같은 저 k(low k) 유전체, 또는 실리콘 이산화물과 같은 산화물, 또는 극저 k(extreme low k) 유전체층으로 제조될 수 있다. 금속화층들(232, 234, 236)은 금속 라인들(238, 240, 241, 242)을 포함하고, 금속 라인들(238, 240, 241, 242)은, 트렌치 내에 형성되고, 구리 또는 알루미늄과 같은 금속으로 제조될 수 있다. 콘택트(244)는 바닥부 금속화층(232)에서부터 소스/드레인 영역(224) 및/또는 게이트 전극들(214, 216) 까지 연장되며; 비아(246)는 금속화층들(232, 234, 236) 사이를 연장한다. 콘택트(244) 및 비아(246)는 유전체 보호층들(250, 252)(유전체 물질로 제조될 수 있고 제조 동안 에칭 정지층으로서 작용할 수 있음)을 관통하여 연장한다. 유전체 보호층들(250, 252)은, 예컨대, SiC와 같은 극저 k 유전체 물질로 제조될 수 있다. 콘택트(244) 및 비아(246)는 예컨대, 구리 또는 텅스텐과 같은 금속으로 제조될 수 있다.
각각의 데이터 상태를 저장하도록 구성된 MRAM 셀들(202a, 202b)은 이웃하는 금속층들 사이에서 상호연결 구조물(204) 내에 배열된다. MRAM 셀(202a)은 바닥부 전극(254)과 최상부 전극(256)을 포함하며, 이들 전극들은 도전성 물질로 제조된다. 최상부 전극(256)과 바닥부 전극(254) 사이에서, MRAM 셀(202a)은 MTJ(258)를 포함한다. MRAM 셀(202a)은 또한 측벽 스페이서(260)를 포함한다. 금속 라인(242)은 최상부 전극(256)의 최상면 및 측벽 스페이서(260)의 최상면의 일부분과 동일 평면 상에 있고 이들과 직접적인 전기적 접촉을 이루는 (예를 들어, 오믹 결합된(ohmically couple)) 최저면을 갖는다.
도 3은 도 2 내지 도 3에서 도시된 절단 라인들로 표시된 바와 같은 도 2의 집적 회로(200)의 평면도의 일부 실시예들을 도시한다. 도시된 바와 같이, MRAM 셀들(202a, 202b)은 일부 실시예들에서 평면도에서 바라볼 때 정사각형, 직사각형, 또는 원형을 가질 수 있다. 그러나, 다른 실시예들에서, 예컨대, 많은 에칭 공정들의 실용성으로 인해, 도시된 정사각형 형상의 모서리들은 둥글게될 수 있고, 결과적으로 MRAM 셀들(202a, 202b)은 둥근 모서리를 갖는 정사각형 또는 직사각형 형상을 갖거나 원형 또는 타원형 형상을 갖게 된다. MRAM 셀들(202a, 202b)은 금속 라인들(240, 241) 위에 각각 배열되고, 비아 또는 콘택트를 사이에 배치시키지 않고서 금속 라인들(242)과 각각 직접적으로 전기적 연결된 최상부 전극(256)을 갖는다.
이제 도 4를 참조하면, 도 2의 MRAM 셀(202a)의 확대 단면도가 제공된다. 도시된 바와 같이, MRAM 셀(202a)은 바닥부 전극(254)과 최상부 전극(256), 및 바닥부 전극(254)과 최상부 전극(256) 사이에 배치된 MTJ(258)를 포함한다. 바닥부 전극(254)은 아래에 있는 금속 라인(240)과의 전기적 접촉을 이루기 위해 유전체 보호층(252) 내의 개구부를 관통하여 아랫쪽으로 연장된다.
도시된 실시예에서, MTJ(258)는 (고정 자기 배향을 가질 수 있는) 하부 강자성 전극(266) 및 (자유 자기 배향을 가질 수 있는) 상부 강자성 전극(268)을 포함한다. 터널링 배리어층(270)이 하부 강자성 전극(266)과 상부 강자성 전극(268) 사이에 배치되고; 캡핑층(272)이 상부 강자성 전극(268) 위에 배치된다. 하부 강자성 전극(266)은 최상부 고정 강자성층(274), 바닥부 고정 강자성층(276), 그리고 최상부 및 바닥부 고정 강자성층들(274, 276) 사이에 샌드위치된 금속층(278)을 포함하는 합성 반 강자성(synthetic anti-ferromagnetic; SAF) 구조일 수 있다.
일부 실시예들에서, 상부 강자성 전극(268)은 Fe, Co, Ni, FeCo, CoNi, CoFeB, FeB, FePt, FePd 등을 포함한다. 일부 실시예들에서, 캡핑층(272)은 WO2, NiO, MgO, Al2O3, Ta2O5, MoO2, TiO2, GdO, Al, Mg, Ta, Ru 등을 포함한다. 일부 실시예들에서, 터널링 배리어층(270)은 상부 강자성 전극(268)과 하부 강자성 전극(266) 사이에 전기적 격리를 제공하면서, 전자들이 적절한 조건하에서 터널링 배리어층(270)을 터널링할 수 있도록 해준다. 터널링 배리어층(270)은, 예컨대, 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), NiO, GdO, Ta2O5, MoO2, TiO2, WO2 등을 포함할 수 있다.
동작시, 상부(예컨대, 자유) 강자성 전극(268)의 가변적인 자기 극성은 일반적으로 MTJ(258)의 저항을 측정함으로써 판독된다. 자기 터널 효과로 인해, MTJ(258)의 저항은 가변적인 자기 극성에 따라 변경된다. 뿐만 아니라, 동작시, 가변적인 자기 극성은 일반적으로 스핀 전송 토크(spin-transfer torque; STT) 효과를 이용하여 변경되거나 또는 토글링된다. STT 효과에 따라, 전류가 MTJ(258)를 통과하여 하부(예컨대, 고정) 강자성 전극(266)으로부터 상부(예컨대, 자유) 강자성 전극(268)으로의 전자들의 흐름을 유발시킨다. 전자가 하부 강자성 전극(266)을 통과할 때, 전자의 스핀은 분극화된다. 스핀 분극화된 전자가 상부 강자성 전극(268)에 도달할 때, 스핀 분극화된 전자는 토크를 가변적인 자기 극성에 인가시켜서 자유 강자성 전극(예컨대, 상부 전극(268))의 상태를 토글링한다. 가변적인 자기 극성을 판독하거나 또는 변경시키는 대안적인 접근법들이 또한 가능할 수 있다. 예를 들어, 일부 대안적인 접근법에서, 고정 및/또는 자유 강자성 전극들(266/268)의 자화 극성은 터널링 배리어층(270)과 고정 및/또는 자유 강자성 전극(266/268) 사이의 계면에 수직하여, MTJ(258)를 수직 MTJ가 되게 한다.
도시된 실시예에서, 최상부 전극(256) 자체(뿐만이 아니라 측벽 스페이서(260)의 일부분)는 위에 있는 금속 라인(242)과 직접 접촉하기 때문에, MRAM 셀들(202a, 202b)의 총 높이는 이전 접근법들과 비교하여 감소될 수 있다. 이러한 감소된 높이는 MRAM 셀들(202a, 202b)이 BEOL 공정 흐름과 보다 쉽게 호환되도록 한다. 따라서, MRAM 셀들(202a, 202b)의 형성은 감소된 제조 비용으로 보다 양호한 MRAM 동작을 제공한다. 또한, 금속 라인의 바닥면은 스페이서(260)의 최상면만큼 폭이 넓지 않기 때문에, 금속 라인이 바닥부 전극(254)에 단락될 가능성이 감소된다.
도 5 내지 도 11을 참조하면, MRAM 셀을 갖는 반도체 구조물의 일부 실시예들의 다양한 제조 스테이지들에서의 단면도들이 제공된다. 도 5 내지 도 11은 일련의 동작들로서 설명되지만, 이러한 동작들은 다른 실시예들에서 동작들의 순서가 변경될 수 있다는 점에서 제한적인 것은 아니며, 개시된 방법은 다른 구조물들에도 적용가능하다는 것을 이해할 것이다. 다른 실시예들에서, 도시되고/도시되거나 설명된 일부 동작들은 전체적으로 또는 부분적으로 생략될 수 있다.
도 5는 기판(도 5에서는 도시되지 않았지만, 이전에 도 2에서는 도시됨) 위에 배치된 상호연결 구조물(204)의 일부분을 나타내는 일부 실시예들의 단면도를 도시한다. 상호연결 구조물(204)은 IMD 층(228) 및 IMD 층(228)을 관통하여 수평으로 연장되는 금속 라인(240)을 포함한다. IMD 층(228)은 실리콘 이산화물과 같은 산화물, 저 k 유전체 물질, 또는 극저 k 유전체 물질일 수 있다. 금속 라인(240)은 알루미늄, 구리, 또는 이들의 조합과 같은 금속으로 제조될 수 있다. 일부 실시예들에서, 기판은 벌크 실리콘 기판 또는 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판(예컨대, 실리콘 온 절연체 기판)일 수 있다. 기판은 또한, 예를 들어, 이원 반도체 기판(예를 들어, GaAs), 삼원 반도체 기판(예를 들어, AlGaAs), 또는 고차 반도체 기판일 수 있다. 많은 경우들에서, 기판은 반도체 웨이퍼로서 나타나며, 예컨대, 1인치(25㎜); 2인치(51㎜); 3인치(76㎜); 4인치(100㎜); 5인치(130㎜) 또는 125㎜(4.9인치); 150㎜(5.9인치, 보통 "6인치"라고 칭함); 200㎜(7.9인치, 보통 "8인치"라고 칭함); 300㎜(11.8인치, 보통 "12인치"라고 칭함); 또는 450㎜(17.7인치, 보통 "18인치"라고 칭함)의 직경을 가질 수 있다. 처리가 완료된 후, 예를 들어, MRAM 셀이 형성된 후, 그러한 웨이퍼는 선택적으로 다른 웨이퍼 또는 다이와 적층될 수 있고, 그런 후, 개별 IC에 대응하는 개별 다이로 단품화된다.
제1 유전체 보호층(252)이 IMD 층(228) 위에 그리고 금속 라인(240) 위에 형성된다. 일부 실시예들에서, 제1 유전체 보호층(252)은 약 250옹스트롬의 두께를 갖는 SiC(실리콘 탄화물)를 포함한다. 제2 유전체 보호층(253)이 제1 유전체 보호층(252) 위에 형성된다. 일부 실시예들에서, 제2 유전체 보호층은 제1 유전체 보호층(252)과는 상이한 화학적 조성을 가지며, 예를 들어, 약 200옹스트롬의 두께를 갖는 SRO(silicon-rich oxide)를 포함할 수 있다. 바닥부 전극층(254)이 유전체 보호층들(252, 253) 위에 형성되고, 유전체 보호층들(252, 253) 내의 개구부를 관통하여 아래쪽으로 연장되어 금속 라인(240)의 윗 부분과 전기적으로 접촉한다. 바닥부 전극층(254)은 예컨대, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 또는 이들의 하나 이상의 조합과 같은, 도전성 물질일 수 있다. 또한, 일부 실시예들에서, 바닥부 전극층(254)은 예컨대, 약 10~100나노미터 두께를 가질 수 있다.
자기 터널링 접합부(MTJ) 스택(258)이 바닥부 전극층(254)의 윗면 위에 형성되고, 최상부 전극층(256)이 MTJ 스택(258) 위에 형성된다. 최상부 전극층(256)은 예컨대, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 텅스텐, 또는 이들의 하나 이상의 조합과 같은, 도전성 물질일 수 있다. 또한, 최상부 전극층(256)은 예컨대, 약 10~100나노미터 두께를 가질 수 있다. 마스크(502)가 최상부 전극층(256)의 최상면 위에 배치된다. 일부 실시예들에서, 마스크(502)는 포토레지스트 마스크를 포함하지만, 질화물 마스크와 같은 하드마스크일 수도 있다. 일부 실시예들에서, 마스크(502)는 예컨대, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 또는 이들의 하나 이상의 조합과 같은, 최상부 전극층(256)과 비교하여 상이한 도전성 물질일 수 있다. MTJ(258) 및/또는 최상부 전극(256)의 측벽은 바닥부 전극(254)의 윗면을 통과하는 법선에 대해 측정될 때 90도 이외의 다른 각도로 경사질 수 있다.
측벽 스페이서 전구체층(260')이 바닥부 전극(254)의 횡측 부분, MTJ(258)의 측벽, 최상부 전극(256)의 측벽 위에 형성되고, 마스크(502)의 측벽 및 윗면 위에서 연장된다. 일부 실시예들에서, 측벽 스페이서 전구체층(260')은 임의의 적절한 퇴적 기술에 의해 형성될 수 있고, 일반적으로 컨포멀하게 형성된다. 또한, 측벽 스페이서 전구체층(260')은 예컨대, 실리콘 질화물, 실리콘 탄화물, Si3N4, SiON, 또는 이들의 하나 이상의 조합으로 형성될 수 있다. 또한, 측벽 스페이서 전구체층(260')은 예컨대, 약 150~600옹스트롬의 두께로 형성될 수 있다. 그 후, 컨포멀 산화물과 같은 유전체 라이너(602)가 측벽 스페이서 전구체층(260') 위에 형성된다. 유전체 라이너(602)는 도 6에서 수행된 스페이서 에칭 공정을 용이하게 한다.
도 6에서, 잔여 측벽 스페이서(260)에 의해 둘러싸여진 최상부 전극(256)의 최상면(256)을 노출시키도록 스페이서 에칭 공정(600)(예컨대, 이방성 에칭)이 측벽 스페이서 전구체층(260')에 수행되어 측벽 스페이서 전구체층(260')을 에치백하고 측벽 스페이서 전구체층(260')의 횡측 스트레치들 및 최상부 전극 마스크층(502)을 제거한다. 일부 실시예들에서, 에칭 이후, 측벽 스페이서 최상면과 전극 최상면은 금속 라인을 생성하기 위해 도 10에서 형성될 금속 웰 또는 트렌치의 예상 폭보다 상당히 폭이 넓은 결합 폭을 갖는다(예를 들어, 154㎚보다 큼). 따라서, 일부 실시예들에서, 측벽 스페이서의 폭은 최상부 전극에 연결될 금속 라인의 폭에 기초하여 선택된다. 또한, 스페이서 에칭 공정은 바닥부 전극(254)을 최종 치수로 절단한다. 일부 실시예들에서, 이 스페이서 에칭(600)은 단방향 또는 수직 에칭이다.
도 7에서, 에칭 정지층이 퇴적되어 전극 최상면 및 스페이서 최상면을 덮는 정지층의 제1 부분(142a)을 생성한다. 제1 부분(142a)에 대해 불연속일 수 있는 에칭 정지층의 추가 부분(142b)은 바닥부 전극(254)의 주변부에 접한다. 정지층에서의 이러한 불연속성은 일반적으로 MTJ의 횡측면 상에 퇴적되지 않는 정지층 물질(예를 들어, 실리콘 질화물, 실리콘 탄화물, Si3N4, SiON, 또는 이들의 조합)의 계단식 커버리지 특성에 기인한다. 또한, 제1 부분(142a)은 스페이서 최상면으로부터 돌출해 있고, 일부 실시예들에서는, 도 1b에서 도시된 베레모 형상을 나타내어, 스페이서 최상면을 넘는 의도하지 않은 에칭에 대한 추가적인 횡측 보호를 제공한다.
도 8에서, 그 후, 에칭 정지층(142) 위에, 예를 들어, 화학적 기상 증착(CVD), 플라즈마 기상 증착(PVD), 스핀 온 기술, 또는 열 산화에 의해, 실리콘 산질화물(SiON)층 또는 극저 k 유전체층과 같은 보호층(230)이 형성된다. 보호층(230)은 MRAM 셀을 다른 능동 회로들로부터 전기적으로 격리시키고, MRAM 셀에 대한 기계적 및 화학적 보호를 제공한다. 일부 실시예들에서, 보호층(230)의 최상면은 제2 유전체 보호층(253)의 표면 위로 대략 1080옹스트롬이다. 일부 실시예들에서, 그 후, 화학적 기계적 평탄화(CMP)가 보호층(230)에 대해 수행되어 보호층(230)의 윗면을 평탄화한다. CMP 후, 보호층(230) 위에 포토마스크(도시되지 않음)가 형성되고, 도 8에서 도시된 바와 같이, 보호층(230)이 주변부 영역이 아닌 메모리 어레이 영역을 덮도록 에칭이 수행된다.
다음으로, 산화물 또는 ELK 유전체와 같은 유전체 물질로 제조된 IMD 또는 ILD 층(801)이 메모리 어레이 영역에서의 보호층(230)의 최상부 상에 그리고 주변부 영역에서의 제2 유전체 보호층(253)의 최상부 상에 도포된다. 일부 실시예들에서, IMD 또는 ILD 층(801)은 메모리 어레이 영역에서 대략 400옹스트롬의 두께를 갖고 주변부 영역에서 대략 1700옹스트롬의 두께를 갖는다. 에칭 정지층(803)이 IMD 또는 ILD 층(801) 상에 퇴적된다. 일부 실시예들에서, 에칭 정지층(803)은 테트라-에틸-오르소-실리케이트(tetra-ethyl-ortho-silicate; TEOS)를 포함한다. 무질소 반사 방지층(nitrogen free anti-reflection layer; NFARL)(805)이 에칭 정지층(803)의 최상부 상에 도포된다. 일부 실시예들에서, NFARL(805)은 약 200옹스트롬 두께이다. 하드 마스크층(807)이 NFARL(805) 상에 도포된다. 최상부 금속층을 홀딩할 트렌치 또는 개구부를 형성하기 위해 이중 다마신 공정에서 사용될 트렌치 개구부를 갖는 하드 마스크층(807)을 패터닝하는데 포토리소그래피가 사용된다. 일부 실시예들에서, 이들 개구부들은 이중 다마신 개구부일 수 있다. 일부 실시예들에서, 하드 마스크층(807)은 티타늄 질화물(TiN)을 포함하고 대략 350옹스트롬 두께이다.
도 9에서, 하드 마스크층(807) 위에 포토레지스트층(909)이 도포된다. 제1 트렌치(915)가 주변부 영역에서 에칭된다.
도 10에서, 포토레지스트층(909)은 제거되었다. 그 후, 트렌치 개구부들(242', 243')을 형성하기 위해 하나 이상의 에칭이 수행된다. 일부 실시예들에서, 하나 이상의 에칭은 이중 다마신 공정을 포함한다.
도 11에서, 알루미늄 또는 구리와 같은 금속이 트렌치 및 개구부를 채우기 위해 사용된다. 따라서, 메모리 어레이 영역에서, 트렌치는 최상부 전극(256)의 최상면과 직접 접촉하는 바닥부 표면을 갖는 금속 라인(242)으로 채워져서, 금속 라인(242)과 최상부 전극(256) 사이에 콘택트 또는 비아 없이 오믹 연결을 제공한다. 금속 라인의 바닥부 표면은 또한 정지층(142a)의 일부와 접촉하여, MRAM 셀을 넘는 금속 오버플로우의 위험성을 감소시킨다. 일부 실시예들에서, 금속 라인의 바닥부 표면은 정지층 전체가 아닌 그 일부와 접촉한다. 그 후, 금속 라인의 윗면 및 유전체 보호층(801)의 윗면을 평탄화시키기 위해 CMP 동작이 (점선으로 표시된 바와 같이) 수행되고, 이에 따라 도 1a 및/또는 도 4의 구조물을 초래시킨다.
CMOS 로직 디바이스가 형성되는 주변부 영역과 같은 집적 회로의 다른 영역에서, 금속 라인(242)은 비아(243)를 통해 아래에 있는 금속 라인(240)에 결합된다. 금속 라인(242)과 최상부 전극(256) 간의 직접적 연결과 비교하여, 금속층(242)과 그 아래에 있는 금속 라인(240) 사이에서의 비아(243)의 개입은 MRAM 셀과 유사한 수직 방향 공간을 소비한다. 따라서, 메모리 어레이 영역에서의 금속 라인(242)과 최상부 전극(256) 간의 직접적 연결은 메모리 어레이 영역에서의 셀 높이가 감소되도록 함으로써 메모리 어레이 영역에서의 셀 높이가 주변부 영역에서의 셀 높이와 유사해지도록 한다.
도 12는 일부 실시예들에 따라 측벽 스페이서를 넘는 의도하지 않은 에칭을 방지하기에 충분한 폭의 에칭 정지층을 갖는 MRAM 셀을 형성하는 방법(1200)을 도시한다. 본 명세서에서 예시되고 및/또는 설명된 이 방법 및 다른 방법이 일련의 동작들 또는 이벤트들로서 도시되지만, 본 발명개시는 예시된 순서 또는 동작들로 제한되지 않음을 이해할 것이다. 따라서, 일부 실시예들에서, 동작들은 도시된 것과는 상이한 순서로 수행될 수 있고, 및/또는 동시에 수행될 수 있다. 또한, 일부 실시예들에서, 도시된 동작들 또는 이벤트들은 다중 동작들 또는 이벤트들로 세분화될 수 있으며, 이 다중 동작들 또는 이벤트들은 개별적인 시간에 또는 다른 동작들 또는 서브 동작들과 동시에 수행될 수 있다. 일부 실시예들에서, 일부 도시된 동작들 또는 이벤트들은 생략될 수 있고, 다른 예시되지 않은 동작들 또는 이벤트들이 포함될 수 있다.
동작들(1202 내지 1208)은, 예를 들어, 일부 실시예들에서 도 5에서 이전에 도시된 구조물에 대응할 수 있다. 동작(1202)에서, 에칭 정지층이 유전체층의 윗면 위에 형성된다. 에칭 정지층은 아래에 있는 금속 라인의 윗면의 적어도 일부가 노출되도록 하는 개구부를 나타낸다. 동작(1204)에서, 바닥부 전극층이 에칭 정지층 위에 형성된다. 바닥부 전극층은 아래에 있는 금속층과 물리적 및 전기적 접촉을 하도록 개구부를 관통하여 아랫쪽으로 연장된다. 동작(1206)에서, 자기 터널 접합(MTJ)층이 바닥부 전극층 위에 형성된다. 동작(1208)에서, 최상부 전극층이 자기 터널 접합층 위에 형성된다. 도 5에서 이전에 도시된 예시에 대응할 수 있는 동작(1210)에서, 적어도 MTJ층 및 최상부 전극을 둘러싸는 폭이 넓은 스페이서층이 형성된다. 폭이 넓은 스페이서층은 스페이서의 최상면을 넘는 의도하지 않은 에칭을 방지하는 에칭 정지층을 지지하기에 충분히 폭이 넓다. 도 6에서 이전에 도시된 예시에 대응할 수 있는 동작(1212)에서, 최상부 전극의 최상면 및 스페이서의 최상면을 노출시키도록 스페이서층이 에칭된다. 도 7에서 이전에 도시된 예시에 대응할 수 있는 동작(1213)에서, 최상부 전극의 최상면 및 스페이서의 최상면을 덮는 에칭 정지층이 형성된다. 에칭 정지층은 스페이서의 최상면의 외주부로부터 돌출해 있다. 도 11에서 이전에 도시된 예시에 대응할 수 있는 동작(1214)에서, 상부 금속층이 전극 최상면 및 스페이서 최상면과 직접적으로 물리적 접촉 및 전기적 접촉하도록 형성된다.
작성된 본 명세서에서는 물론 아래의 청구 범위에서, "제1", "제2", "제3" 등의 용어는 도면 또는 일련의 도면들의 상이한 구성요소들을 구별하기 위한 설명의 용이화를 위해 사용된 일반적인 식별자일 뿐이라는 것을 이해할 것이다. 그 자체로, 이들 용어들은 이들 구성요소들에 대한 임의의 시간적 순서 또는 구조적 근접성을 암시하지는 않으며, 도시된 상이한 실시예들 및/또는 예시되지 않은 실시예들에서의 대응 구성요소를 설명하려고 의도한 것이 아니다. 예를 들어, 제1 도면과 관련하여 설명되는 "제1 유전체층"은 다른 도면과 관련하여 설명되는 "제1 유전체층"에 반드시 대응할 필요는 없으며, 예시되지 않은 실시예에서의 "제1 유전체층"에 반드시 대응할 필요는 없다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 집적 회로에 있어서,
반도체 기판;
상기 반도체 기판 위에 배치되고, 교호 방식으로 서로 위아래로 적층되어 있는 복수의 금속층들 및 복수의 유전체층들을 포함하는 상호연결 구조물 - 상기 복수의 금속층들은 하부 금속층 및 상기 하부 금속층 위에 배치된 상부 금속층을 포함함 -;
상기 하부 금속층과 전기적으로 접촉하면서 상기 하부 금속층 위에 배치된 바닥부 전극;
상기 바닥부 전극의 윗면 위에 배치된 자기 터널링 접합부(magnetic tunneling junction; MTJ);
상기 MTJ의 윗면 위에 배치된 최상부 전극 - 상기 최상부 전극은 상기 상부 금속층의 바닥면과 직접적으로 전기적 접촉하는 전극 최상면을 가짐 -;
상기 최상부 전극의 외주부를 둘러싸고, 스페이서 최상면을 갖는 측벽 스페이서;
상기 상부 금속층의 바닥면의 외주부를 둘러싸면서 상기 스페이서 최상면의 외주부의 최상부 상에 배치된 에칭 정지층
을 포함하며,
상기 에칭 정지층은 상기 스페이서 최상면의 외주부로부터 돌출해 있는 횡측 연장부를 포함한 것인 집적 회로.
실시예 2. 실시예 1에 있어서, 상기 상부 금속층의 바닥면은 상기 스페이서 최상면과 접촉해 있는 것인 집적 회로.
실시예 3. 실시예 1에 있어서, 상기 바닥면의 폭은 상기 스페이서 최상면의 폭보다 작은 것인 집적 회로.
실시예 4. 실시예 1에 있어서, 상기 MTJ는 상기 바닥부 전극의 윗면을 통과하는 법선에 대해 측정될 때 90도 이외의 다른 각도로 경사져 있는 측벽들을 갖는 것인 집적 회로.
실시예 5. 실시예 1에 있어서, 상기 스페이서 최상면의 외주부를 넘어 연장하는 상기 에칭 정지층의 부분은 상기 바닥부 금속층을 향하여 약간 아랫쪽으로 경사져 있는 것인 집적 회로.
실시예 6. 실시예 1에 있어서, 상기 바닥부 전극의 외주부에 배치된 상기 에칭 정지층의 추가 부분을 더 포함하는 집적 회로.
실시예 7. 반도체 기판 상에 배치된 자기저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 셀에 있어서,
상기 반도체 기판 위에 배치된 바닥부 전극;
상기 바닥부 전극 위에 배치된 자기 터널링 접합부(MTJ);
상기 MTJ의 윗면 위에 배치되고, 전극 최상면을 갖는 최상부 전극;
상기 최상부 전극의 외주부를 둘러싸고, 스페이서 최상면을 갖는 측벽 스페이서;
상기 스페이서 최상면의 외주부의 최상부 상에 배치되고, 상기 스페이서 최상면의 외주부로부터 돌출해 있는 에칭 정지층; 및
상기 최상부 전극 위에 배치되고, 상기 전극 최상면과 직접적으로 물리적 및 전기적 접촉하는 바닥면을 갖는 금속 라인
을 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 셀.
실시예 8. 실시예 7에 있어서, 상기 금속 라인의 바닥면은 상기 스페이서 최상면과 접촉해 있는 것인 자기저항 랜덤 액세스 메모리(MRAM) 셀.
실시예 9. 실시예 7에 있어서, 상기 MTJ는 상기 바닥부 전극의 윗면을 통과하는 법선에 대해 측정될 때 90도 이외의 다른 각도로 경사져 있는 측벽들을 갖는 것인 자기저항 랜덤 액세스 메모리(MRAM) 셀.
실시예 10. 실시예 7에 있어서, 상기 금속 라인의 바닥면의 폭은 상기 스페이서 최상면의 폭보다 작은 것인 자기저항 랜덤 액세스 메모리(MRAM) 셀.
실시예 11. 실시예 7에 있어서, 상기 스페이서 최상면의 외주부를 넘어 연장하는 상기 에칭 정지층의 부분은 상기 바닥부 전극을 향하여 약간 아랫쪽으로 경사져 있는 것인 자기저항 랜덤 액세스 메모리(MRAM) 셀.
실시예 12. 실시예 7에 있어서, 상기 바닥부 전극의 외주부에 배치된 상기 에칭 정지층의 추가 부분을 더 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 셀.
실시예 13. 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법에 있어서,
유전체층의 윗면 위에 배치된 에칭 정지층을 형성하는 단계 - 상기 에칭 정지층은 아래에 있는 금속 라인의 윗면의 적어도 일부가 노출되도록 하는 개구부를 나타냄 -;
상기 에칭 정지층 위에 바닥부 전극층을 형성하는 단계 - 상기 바닥부 전극층은 상기 아래에 있는 금속 라인에 물리적 및 전기적으로 연결되도록 상기 개구부를 관통하여 아랫쪽으로 연장됨 -;
상기 바닥부 전극층 위에 자기 터널 접합(MTJ)층을 형성하는 단계;
상기 자기 터널 접합(MTJ)층 위에 최상부 전극을 형성하는 단계;
적어도 상기 자기 터널 접합(MTJ)층 및 상기 최상부 전극을 둘러싸는 스페이서층을 형성하는 단계;
상기 최상부 전극의 최상면 및 상기 스페이서층의 최상면을 노출시키도록 상기 스페이서층을 에칭하는 단계;
상기 전극 최상면 및 상기 스페이서 최상면 위에 상부 에칭 정지층을 형성하는 단계 - 상기 상부 에칭 정지층은 상기 스페이서 최상면의 외주부로부터 돌출해 있음 -; 및
상기 전극 최상면과 접촉하는 상부 금속층을 형성하는 단계
를 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 14. 실시예 13에 있어서, 상기 스페이서 최상면의 외주부를 넘어 연장하는 상기 에칭 정지층의 부분은 상기 바닥부 전극을 향하여 약간 아랫쪽으로 경사져 있는 것인 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 15. 실시예 13에 있어서, 상기 상부 에칭 정지층의 폭은 상기 상부 금속층의 바닥면의 폭보다 큰 것인 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 16. 실시예 15에 있어서, 상기 상부 에칭 정지층은 실리콘 질화물(Si3N4)을 포함한 것인 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 17. 실시예 13에 있어서, 상기 전극 최상면의 폭과 결합된 상기 스페이서 최상면의 폭은 약 154나노미터보다 큰 것인 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 18. 실시예 13에 있어서, 상기 스페이서층은 실리콘 탄화물(SiC)을 포함한 것인 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 19. 실시예 13에 있어서,
상기 스페이서 최상면 및 상기 전극 최상면 위에 유전체층을 형성하는 단계;
상기 유전체층 내에 트렌치 및 개구부를 형성하는 단계 - 상기 전극 최상면 및 상기 스페이서 최상면의 일부를 트렌치 개구부가 노출시킴 -; 및
상기 트렌치 및 상기 개구부를, 상기 전극 최상면 및 스페이서 최상면의 일부와 직접 접하는 도전성 물질로 채우는 단계
를 더 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 20. 실시예 19에 있어서, 상기 트렌치 개구부는 상기 스페이서 최상면을 전체가 아닌 일부 노출시키는 것인 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.

Claims (10)

  1. 집적 회로에 있어서,
    반도체 기판;
    상기 반도체 기판 위에 배치되고, 교호 방식으로 서로 위아래로 적층되어 있는 복수의 금속층들 및 복수의 유전체층들을 포함하는 상호연결 구조물 - 상기 복수의 금속층들은 하부 금속층 및 상기 하부 금속층 위에 배치된 상부 금속층을 포함함 -;
    상기 하부 금속층과 전기적으로 접촉하면서 상기 하부 금속층 위에 배치된 바닥부 전극;
    상기 바닥부 전극의 윗면 위에 배치된 자기 터널링 접합부(magnetic tunneling junction; MTJ);
    상기 MTJ의 윗면 위에 배치된 최상부 전극 - 상기 최상부 전극은 상기 상부 금속층의 바닥면과 직접적으로 전기적 접촉하는 전극 최상면을 가짐 -;
    상기 최상부 전극의 외주부를 둘러싸고, 스페이서 최상면을 갖는 측벽 스페이서
    상기 상부 금속층의 바닥면의 외주부를 둘러싸면서 상기 스페이서 최상면의 외주부의 최상부 상에 배치된 에칭 정지층
    을 포함하며,
    상기 에칭 정지층은 상기 스페이서 최상면의 외주부로부터 돌출해 있는 횡측 연장부를 포함한 것인 집적 회로.
  2. 제1항에 있어서,
    상기 상부 금속층의 바닥면은 상기 스페이서 최상면과 접촉해 있는 것인 집적 회로.
  3. 제1항에 있어서,
    상기 바닥면의 폭은 상기 스페이서 최상면의 폭보다 작은 것인 집적 회로.
  4. 제1항에 있어서,
    상기 MTJ는 상기 바닥부 전극의 윗면을 통과하는 법선에 대해 측정될 때 90도 이외의 다른 각도로 경사져 있는 측벽들을 갖는 것인 집적 회로.
  5. 제1항에 있어서,
    상기 스페이서 최상면의 외주부를 넘어 연장하는 상기 에칭 정지층의 부분은 상기 바닥부 금속층을 향하여 약간 아랫쪽으로 경사져 있는 것인 집적 회로.
  6. 제1항에 있어서,
    상기 바닥부 전극의 외주부에 배치된 상기 에칭 정지층의 추가 부분
    을 더 포함하는 집적 회로.
  7. 반도체 기판 상에 배치된 자기저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 셀에 있어서,
    상기 반도체 기판 위에 배치된 바닥부 전극;
    상기 바닥부 전극 위에 배치된 자기 터널링 접합부(MTJ);
    상기 MTJ의 윗면 위에 배치되고, 전극 최상면을 갖는 최상부 전극;
    상기 최상부 전극의 외주부를 둘러싸고, 스페이서 최상면을 갖는 측벽 스페이서;
    상기 스페이서 최상면의 외주부의 최상부 상에 배치되고, 상기 스페이서 최상면의 외주부로부터 돌출해 있는 에칭 정지층; 및
    상기 최상부 전극 위에 배치되고, 상기 전극 최상면과 직접적으로 물리적 및 전기적 접촉하는 바닥면을 갖는 금속 라인
    을 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 셀.
  8. 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법에 있어서,
    유전체층의 윗면 위에 배치된 에칭 정지층을 형성하는 단계 - 상기 에칭 정지층은 아래에 있는 금속 라인의 윗면의 적어도 일부가 노출되도록 하는 개구부를 나타냄 -;
    상기 에칭 정지층 위에 바닥부 전극층을 형성하는 단계 - 상기 바닥부 전극층은 상기 아래에 있는 금속 라인에 물리적 및 전기적으로 연결되도록 상기 개구부를 관통하여 아랫쪽으로 연장됨 -;
    상기 바닥부 전극층 위에 자기 터널 접합(MTJ)층을 형성하는 단계;
    상기 자기 터널 접합(MTJ)층 위에 최상부 전극을 형성하는 단계;
    적어도 상기 자기 터널 접합(MTJ)층 및 상기 최상부 전극을 둘러싸는 스페이서층을 형성하는 단계;
    상기 최상부 전극의 최상면 및 상기 스페이서층의 최상면을 노출시키도록 상기 스페이서층을 에칭하는 단계;
    상기 전극 최상면 및 상기 스페이서 최상면 위에 상부 에칭 정지층을 형성하는 단계 - 상기 상부 에칭 정지층은 상기 스페이서 최상면의 외주부로부터 돌출해 있음 -; 및
    상기 전극 최상면과 접촉하는 상부 금속층을 형성하는 단계
    를 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
  9. 제8항에 있어서,
    상기 상부 에칭 정지층의 폭은 상기 상부 금속층의 바닥면의 폭보다 큰 것인 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
  10. 제8항에 있어서,
    상기 스페이서 최상면 및 상기 전극 최상면 위에 유전체층을 형성하는 단계;
    상기 유전체층 내에 트렌치 및 개구부를 형성하는 단계 - 상기 전극 최상면 및 상기 스페이서 최상면의 일부를 트렌치 개구부가 노출시킴 -; 및
    상기 트렌치 및 상기 개구부를, 상기 전극 최상면 및 상기 스페이서 최상면의 일부와 직접 접하는 도전성 물질로 채우는 단계
    를 더 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210092646A (ko) * 2020-01-15 2021-07-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 평평한-상부의 하부 전극을 가진 메모리 디바이스 및 그 형성 방법
CN113725255A (zh) * 2020-08-10 2021-11-30 台湾积体电路制造股份有限公司 半导体结构及其形成方法
KR20210156215A (ko) * 2020-06-16 2021-12-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 어레이 디바이스를 위한 상단 상호연결 금속 라인 및 그를 형성하기 위한 방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522740B2 (en) * 2018-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode to metal layer interface including spacer
US11502188B2 (en) 2018-06-14 2022-11-15 Intel Corporation Apparatus and method for boosting signal in magnetoelectric spin orbit logic
US11476412B2 (en) 2018-06-19 2022-10-18 Intel Corporation Perpendicular exchange bias with antiferromagnet for spin orbit coupling based memory
US10916697B2 (en) * 2018-06-29 2021-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method of manufacturing the same
US11444237B2 (en) * 2018-06-29 2022-09-13 Intel Corporation Spin orbit torque (SOT) memory devices and methods of fabrication
US10783313B2 (en) * 2018-08-30 2020-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Method for improved cut metal patterning
US10937945B2 (en) 2019-01-22 2021-03-02 International Business Machines Corporation Structured pedestal for MTJ containing devices
US11594673B2 (en) 2019-03-27 2023-02-28 Intel Corporation Two terminal spin orbit memory devices and methods of fabrication
US11557629B2 (en) 2019-03-27 2023-01-17 Intel Corporation Spin orbit memory devices with reduced magnetic moment and methods of fabrication
US10985312B2 (en) * 2019-06-13 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating magneto-resistive random-access memory (MRAM) devices with self-aligned top electrode via and structures formed thereby
US11195993B2 (en) * 2019-09-16 2021-12-07 International Business Machines Corporation Encapsulation topography-assisted self-aligned MRAM top contact
US20210273156A1 (en) * 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures with protection outer layers
US20210336130A1 (en) * 2020-04-22 2021-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing mram device with enhanced etch control
US11411180B2 (en) 2020-04-28 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-change memory device and method
CN113517393A (zh) * 2020-04-28 2021-10-19 台湾积体电路制造股份有限公司 相变存储器件及其形成方法
US11309353B2 (en) * 2020-04-30 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer-defined back-end transistor as memory selector
CN113745401A (zh) * 2020-05-27 2021-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
US11594675B2 (en) * 2020-06-04 2023-02-28 Globalfoundries Singapore Pte. Ltd. Magnetic tunnel junction structure and integration schemes
US11355696B2 (en) * 2020-06-12 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures and related methods
US20220020917A1 (en) * 2020-07-17 2022-01-20 Taiwan Semiconductor Manufacturing Company Limited Post-treatment processes for ion beam etching of magnetic tunnel junction and structures formed by the same
US11659774B2 (en) * 2020-11-25 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for MRAM devices having spacer element

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170022061A (ko) * 2015-08-19 2017-03-02 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
KR20170049337A (ko) * 2015-10-27 2017-05-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｒｒａｍ의 상부 전극 상의 금속 랜딩

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US238700A (en) * 1881-03-08 Orazio lugo
US8557610B2 (en) * 2011-02-14 2013-10-15 Qualcomm Incorporated Methods of integrated shielding into MTJ device for MRAM
US8866242B2 (en) * 2011-11-10 2014-10-21 Qualcomm Incorporated MTJ structure and integration scheme
US8772888B2 (en) * 2012-08-10 2014-07-08 Avalanche Technology Inc. MTJ MRAM with stud patterning
US10238700B2 (en) * 2014-01-02 2019-03-26 Genelux Corporation Oncolytic virus adjunct therapy with agents that increase virus infectivity
US9385316B2 (en) * 2014-01-07 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM retention by depositing Ti capping layer before HK HfO
US20160027843A1 (en) * 2014-07-25 2016-01-28 Yoshinori Kumura Semiconductor memory device and manufacturing method thereof
US9972775B2 (en) * 2015-03-12 2018-05-15 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device having low-k interconnects
US9520466B2 (en) * 2015-03-16 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate-all-around field effect transistors and methods of forming same
US9847473B2 (en) 2015-04-16 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM structure for process damage minimization
US9818935B2 (en) * 2015-06-25 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
US9666790B2 (en) * 2015-07-17 2017-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and corresponding devices for magnetic tunnel junction devices
US9502466B1 (en) * 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
US10068945B2 (en) 2015-09-30 2018-09-04 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure integrated with magnetic tunneling junction and manufacturing method thereof
US10270025B2 (en) * 2015-12-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having magnetic tunneling junction (MTJ) layer
US9553265B1 (en) * 2016-01-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device with data storage layer having increased height
US10454021B2 (en) 2016-01-29 2019-10-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
US9653682B1 (en) * 2016-02-05 2017-05-16 Taiwan Semiconductor Manufacturing Company Ltd. Resistive random access memory structure
US10868233B2 (en) 2016-03-30 2020-12-15 Intel Corporation Approaches for strain engineering of perpendicular magnetic tunnel junctions (pMTJs) and the resulting structures
CN107527994B (zh) * 2016-06-20 2020-10-23 上海磁宇信息科技有限公司 一种磁性隧道结双层侧墙及其形成方法
US10074563B2 (en) * 2016-07-29 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnection structure of semiconductor device
US9893278B1 (en) * 2016-08-08 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory device between noncontigous interconnect metal layers
US10164169B2 (en) * 2016-09-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device having a single bottom electrode layer
US10038137B2 (en) * 2016-09-30 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM device and method for fabricating the same
US10134807B2 (en) * 2016-12-13 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of integrated circuit structure
KR102345542B1 (ko) * 2017-06-02 2021-12-30 삼성전자주식회사 가변 저항 메모리 소자를 포함하는 반도체 소자
US10276634B2 (en) * 2017-06-20 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure with magnetic tunnel junction (MTJ) cell
US10283700B2 (en) * 2017-06-20 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure with magnetic tunnel junction (MTJ) cell
US10546996B2 (en) * 2017-07-31 2020-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetoresistive random access memory (MRAM) structure and method of forming the same
US10566519B2 (en) * 2017-08-18 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a flat bottom electrode via (BEVA) top surface for memory
US11289651B2 (en) * 2017-09-01 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device having via landing protection
US10163651B1 (en) * 2017-09-28 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method to expose memory cells with different sizes
US10276794B1 (en) * 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US10504958B2 (en) * 2017-11-08 2019-12-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
US10636963B2 (en) * 2017-11-15 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junctions
US10644231B2 (en) * 2017-11-30 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
CN109994602B (zh) * 2018-01-03 2023-04-25 上海磁宇信息科技有限公司 一种制备磁性随机存储器存储单元与逻辑单元的方法
US10522740B2 (en) * 2018-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode to metal layer interface including spacer
US10879456B2 (en) * 2018-06-27 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall spacer stack for magnetic tunnel junctions
US10529913B1 (en) * 2018-06-28 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
US11189659B2 (en) * 2018-08-29 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for MRAM MTJ top electrode to via interface
US10700125B2 (en) * 2018-09-28 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated system chip with magnetic module

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170022061A (ko) * 2015-08-19 2017-03-02 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
KR20170049337A (ko) * 2015-10-27 2017-05-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｒｒａｍ의 상부 전극 상의 금속 랜딩

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210092646A (ko) * 2020-01-15 2021-07-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 평평한-상부의 하부 전극을 가진 메모리 디바이스 및 그 형성 방법
US11437431B2 (en) 2020-01-15 2022-09-06 Taiwan Semiconductor Manufacturing Company Limited Memory device with flat-top bottom electrodes and methods for forming the same
US11925032B2 (en) 2020-01-15 2024-03-05 Taiwan Semiconductor Manufacturing Company Limited Memory device with flat-top bottom electrodes and methods for forming the same
KR20210156215A (ko) * 2020-06-16 2021-12-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 어레이 디바이스를 위한 상단 상호연결 금속 라인 및 그를 형성하기 위한 방법
US11723284B2 (en) 2020-06-16 2023-08-08 Taiwan Semiconductor Manufacturing Company Limited Top-interconnection metal lines for a memory array device and methods for forming the same
CN113725255A (zh) * 2020-08-10 2021-11-30 台湾积体电路制造股份有限公司 半导体结构及其形成方法
KR20220019625A (ko) * 2020-08-10 2022-02-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 슬롯 비아를 갖는 mram 디바이스에 대한 구조물 및 방법

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