TWI683421B - 積體電路及其形成方法 - Google Patents

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TWI683421B TW107131347A TW107131347A TWI683421B TW I683421 B TWI683421 B TW I683421B TW 107131347 A TW107131347 A TW 107131347A TW 107131347 A TW107131347 A TW 107131347A TW I683421 B TWI683421 B TW I683421B
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高雅真
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黃志斌
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Abstract

本申請的各種實施例有關於一種積體電路（IC）及其形成方法。所述積體電路包括具有胞元狀上視佈局的浮置閘極測試裝置。在一些實施例中，積體電路包括半導體基底以及浮置閘極測試裝置。浮置閘極測試裝置位於半導體基底上，且包括浮置閘極電極以及上覆於浮置閘極電極的控制閘極電極。浮置閘極電極以及控制閘極電極部分定義島狀物陣列，並進一步部分定義互連島狀物的多個橋接器。島狀物以及橋接器定義胞元狀上視佈局，且可例如防止浮置閘極測試裝置受到製程所引發的損害。

Description

積體電路及其形成方法
本發明實施例是有關於一種積體電路及其形成方法。
積體電路(integrated circuit；IC)製造業在過去幾十年內已經歷指數增長。隨著IC的發展，功能密度(即，每晶片區域的互連裝置的數目)通常增大，而幾何尺寸(即，可產生的最小組件)減小。IC發展中的一些進步包括嵌入式記憶體技術。嵌入式記憶體技術是在同一半導體晶片上進行記憶體裝置與邏輯裝置的整合，使得記憶體裝置支持邏輯裝置的操作。嵌入式記憶體可用於智慧卡以及汽車裝置等應用。
根據本揭露的一些實施例，提供一種用於形成積體電路(IC)的方法，所述方法包括：在半導體基底上形成浮置閘極測試裝置結構，其中所述浮置閘極測試裝置結構包括第一浮置閘極電極以及上覆於所述第一浮置閘極電極的第一控制閘極電極，其中所述第一浮置閘極電極以及所述第一控制閘極電極部分定義島 狀物陣列，並進一步部分定義互連所述島狀物的多個橋接器；在所述半導體基底上形成記憶胞結構，其中所述記憶胞結構包括第二浮置閘極電極以及上覆於所述第二浮置閘極電極的第二控制閘極電極；以及沈積回蝕層，以覆蓋所述浮置閘極測試裝置結構以及所述記憶胞結構，其中所述回蝕層具有在所述第一控制閘極電極正上方的第一厚度以及在所述第二控制閘極電極正上方的第二厚度，以及其中所述第一厚度與所述第二厚度相同或大體上相同。
根據本揭露的一些實施例，提供一種積體電路，其包括：半導體基底；以及浮置閘極測試裝置，位於所述半導體基底上，其中所述浮置閘極測試裝置包括浮置閘極電極以及上覆於所述浮置閘極電極的控制閘極電極，其中所述浮置閘極電極以及所述控制閘極電極部分定義島狀物的陣列，並進一步部分定義多個橋接器，且其中所述橋接器互連所述島狀物。
根據本揭露的替代實施例，提供一種用於形成積體電路(IC)的方法，所述方法包括：形成浮置閘極層，以覆蓋半導體基底；對所述浮置閘極層進行圖案化，以定義第一浮置閘極區域以及獨立於所述第一浮置閘極區域的第二浮置閘極區域；形成控制閘極層，覆蓋所述第一浮置閘極區域以及所述第二浮置閘極區域；對所述控制閘極層進行圖案化，以定義第一控制閘極電極以及第二控制閘極電極，其中所述第一控制閘極電極上覆於所述第一浮置閘極區域，其中所述第一控制閘極電極具有控制閘極島狀 物的控制閘極陣列，並更具有互連所述控制閘極島狀物的多個控制閘極橋接器，且其中所述第二控制閘極電極上覆於所述第二浮置閘極區域，並連接至所述第一控制閘極電極；以及在所述第一控制閘極電極以及所述第二控制閘極電極就位的情況下對所述第一浮置閘極區域以及所述第二浮置閘極區域執行第一蝕刻，以形成分別位於所述第一控制閘極電極以及所述第二控制閘極電極之下的第一浮置閘極電極以及第二浮置閘極電極。
100A、100B、200A、200B、200C、200D、200E、200F、300A、300B、300C、300D、300E、300F、300G、300H‧‧‧上視佈局圖
102‧‧‧浮置閘極測試裝置
104l‧‧‧半導體邏輯區
104m‧‧‧半導體記憶區
106‧‧‧閘極堆疊
106b‧‧‧橋接器
106i‧‧‧島狀物
108‧‧‧測試裝置選擇閘極電極
108e‧‧‧封閉的選擇閘極電極
108p‧‧‧周邊選擇閘極電極
108r‧‧‧凹陷的選擇閘極電極
202‧‧‧測試裝置控制閘極電極
202b‧‧‧控制閘極橋接器
202i‧‧‧控制閘極島狀物
204‧‧‧記憶胞陣列
204c‧‧‧記憶胞
208‧‧‧記憶體控制閘極電極
210‧‧‧記憶體選擇閘極電極
212‧‧‧記憶體抹除閘極電極
214‧‧‧裝置間線
214c‧‧‧控制閘極裝置間線
214e‧‧‧抹除閘極裝置間線
214s‧‧‧選擇閘極裝置間線
216‧‧‧測試裝置浮置閘極電極
216b‧‧‧浮置閘極橋接器
216i‧‧‧浮置閘極島狀物
218‧‧‧記憶體浮置閘極電極
400A、400B、400C、400D、500A、500B、600A、600B、700A、700B、800A、800B、900A、900B、1000A、1000B、1100A、1100B、1200A、1200B、1300A、1300B、1400A、1400B、1500A、1500B、1600A、1600B、1700A、1700B、1800A、1800B、1900A、1900B、2000A、2000B、2100A、2100B、2200A、2200B、2300A、2300B、2400A、2400B、2500A、2500B、2600A、2600B、2700A、2700B、2900A、2900B、3000A、3000B、3100A、3100B、3200A、3200B、3300A、3300B、3400A、3400B、3500A、3500B、3600A、3600B、3700A、3700B、3800A、3800B、3900A、3900B、4000A、4000B、4100A、4100B‧‧‧橫截面圖
402‧‧‧半導體基底
404‧‧‧隔離結構
406‧‧‧測試裝置浮置閘極介電層
408‧‧‧測試裝置控制閘極介電層
410‧‧‧測試裝置控制閘極硬罩幕
412‧‧‧測試裝置控制閘極間隙壁
414‧‧‧測試裝置浮置閘極間隙壁
416‧‧‧測試裝置選擇閘極介電層
418‧‧‧後段製程(BEOL)內連線結構
420a‧‧‧預接線介電層
420a'‧‧‧第一預接線介電層
420a"‧‧‧第二預接線介電層
420b‧‧‧第一層間介電(ILD)層
420c‧‧‧第二ILD層
420t、420t'、1802t‧‧‧頂部表面
422‧‧‧接觸窗蝕刻停止層
424‧‧‧接線
426‧‧‧接觸通孔
427‧‧‧測試裝置源極/汲極區
428‧‧‧矽化物接墊
430c‧‧‧共記憶體源極/汲極區
430i‧‧‧單獨記憶體源極/汲極區
432‧‧‧選擇性導電記憶體通道
434‧‧‧記憶體浮置閘極介電層
436‧‧‧記憶體控制閘極介電層
438‧‧‧記憶體控制閘極硬罩幕
440‧‧‧記憶體控制閘極間隙壁
442‧‧‧記憶體抹除閘極介電層
444‧‧‧記憶體浮置閘極間隙壁
446‧‧‧記憶體選擇閘極介電層
448‧‧‧邏輯裝置
450‧‧‧邏輯源極/汲極區
452‧‧‧選擇性導電邏輯通道
456、2002‧‧‧邏輯閘極介電層
458‧‧‧邏輯閘極電極
462‧‧‧額外接線
464‧‧‧額外接觸通孔
502‧‧‧下部接墊層
504‧‧‧上部接墊層
602‧‧‧接墊開口
701‧‧‧浮置閘極介電層
702‧‧‧浮置閘極電極層
902‧‧‧控制閘極介電層
904‧‧‧控制閘極電極層
906‧‧‧控制閘極硬罩幕層
1402‧‧‧選擇閘極介電層
1404、3002‧‧‧閘極電極層
1602、3004‧‧‧回蝕層
1802‧‧‧硬罩幕層
1902‧‧‧記憶體硬罩幕
2004‧‧‧邏輯閘極電極層
2006‧‧‧邏輯閘極硬罩幕層
2102‧‧‧邏輯閘極硬罩幕
2202‧‧‧接觸開口
2800‧‧‧流程圖
2802、2804、2806、2808、2810、2812、2814、2816、2818‧‧‧步驟
3202‧‧‧選擇閘極硬罩幕層
3302‧‧‧測試裝置選擇閘極硬罩幕
3304‧‧‧記憶體選擇閘極硬罩幕
3306‧‧‧記憶體抹除閘極硬罩幕
3702‧‧‧邏輯閘極開口
3802‧‧‧閘極替換層
3902‧‧‧替換邏輯閘極電極
D‧‧‧距離
H1‧‧‧第一高度
H2‧‧‧第二高度
H3‧‧‧第三高度
T1‧‧‧第一厚度
T2‧‧‧第二厚度
T3‧‧‧第三厚度
Wci‧‧‧控制閘極島狀物寬度
Wcv‧‧‧接觸通孔寬度
Weg‧‧‧抹除閘極寬度
Wfb‧‧‧浮置閘極橋接器寬度
結合附圖閱讀以下詳細描述，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1A以及圖1B示出各種實施例的包括具有胞元狀上視佈局(top layout)的浮置閘極測試裝置的積體電路(IC)的上視佈局圖。
圖2A至圖2F示出圖1A的IC的一些更詳細實施例的各種上視佈局圖，其中所述IC包括記憶胞陣列。
圖3A至圖3H示出圖1B的IC的一些更詳細實施例的各種上視佈局圖，其中所述IC包括記憶胞陣列。
圖4A至圖4D示出圖2A以及圖2B的IC及/或圖3A以及圖3B的IC的一些實施例的各種橫截面圖。
圖5A以及圖5B至圖27A以及圖27B示出用於形成包括具有胞元狀上視佈局的浮置閘極測試裝置的IC的一些實施例的方法的一系列橫截面圖。
圖28示出圖5A以及圖5B至圖27A以及圖27B的一些實施例的方法的流程圖。
圖29A以及圖29B至圖41A以及圖41B示出圖5A以及圖5B至圖27A以及圖27B的一些替代實施例的方法的一系列橫截面圖，其中所述方法具有閘極替換製程。
本揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。下文描述組件以及配置的特定實例以簡化本揭露。當然，這些僅為實例且並非用以限制。舉例而言，在以下描述中，在第二特徵上方或在第二特徵上形成第一特徵可包括第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包括在第一特徵與第二特徵之間可形成額外特徵，而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考編號及/或字母。這種重複是出於簡化以及清楚的目的，且並不表示所論述的各種實施例及/或配置之間的關係。
此外，為易於描述附圖中所示的一個元件或特徵與另一元件或特徵的關係，本文中可使用例如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及其類似用語的空間相對用語。除附圖中所繪示的定向之外，所述空間相對用語意欲涵蓋裝置或設備在使用或操作中的不同定向。裝置或設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞同樣可相應地進行解釋。此外，用語「第一」、「第二」、「第三」、「第四」以及其類似者僅為通用標識符，且因而可在各種實施例中 互換。舉例而言，雖然元件(例如，開口)在一些實施例中可被稱為「第一」元件，但所述元件在其他實施例中可被稱為「第二」元件。
根據用於用嵌入式記憶體技術製造積體電路(IC)的方法，在半導體基底的半導體記憶區上形成記憶胞結構以及浮置閘極測試裝置結構。浮置閘極測試裝置結構包括浮置閘極介電層以及上覆於浮置閘極介電層的浮置閘極電極。浮置閘極測試裝置可例如用於測試浮置閘極介電層的品質，這是由於浮置閘極介電層的品質代表記憶胞結構的壽命。形成覆蓋半導體基底的硬罩幕層，並對硬罩幕層的頂部表面執行平坦化以使所述頂部表面平坦。圖案化硬罩幕層，以從半導體基底的半導體邏輯區移除硬罩幕層，並定義覆蓋記憶胞結構以及浮置閘極測試裝置結構，但不覆蓋半導體邏輯區的記憶體硬罩幕。在記憶體硬罩幕就位的情況下，從半導體邏輯區移除形成記憶胞結構以及浮置閘極測試裝置結構所剩餘的殘餘材料。接著在半導體邏輯區上沈積邏輯裝置層並對其進行圖案化，以在半導體邏輯區上形成邏輯裝置結構。
所述方法的挑戰在於記憶胞結構的高度以及浮置閘極測試裝置結構的高度超過邏輯裝置結構的高度，藉此會妨礙在未來製程節點應用所述方法。解決方案為在形成記憶體硬罩幕之前，分別減小浮置閘極測試裝置結構的高度以及記憶胞結構的高度。沈積覆蓋記憶胞結構以及浮置閘極測試裝置結構的回蝕層，並隨後執行非選擇性回蝕以分別減小記憶胞結構的高度以及浮置閘極測試裝置結構的高度。所述非選擇性回蝕蝕刻回蝕層、記憶胞結構以及浮置閘極測試裝置結構，直至記憶胞結構的高度以及浮置 閘極測試裝置結構的高度分別被充分減小為止。
雖然非選擇性回蝕能有效減小記憶胞結構的高度，但非選擇性回蝕無法有效減小浮置閘極測試裝置結構的高度。相比於記憶胞結構的塊狀浮置閘極上視佈局，浮置閘極測試裝置結構具有覆蓋半導體基底的較大區域的塊狀浮置閘極上視佈局。塊狀上視佈局可例如為具有單個區域而非多個較小區域，且具有以閉合路徑(closed path)延伸的單個邊界的上視佈局。塊狀浮置閘極上視佈局分別擴展至浮置閘極測試裝置結構的頂部以及記憶胞結構的頂部，使得浮置閘極測試裝置結構具有塊狀較大面積的上視佈局且記憶胞結構的頂部具有塊狀較小面積的上視佈局。塊狀較大面積上視佈局與塊狀較小面積上視佈局之間的面積差異致使在沈積回蝕層期間，相對於記憶胞結構，回蝕層的回蝕材料更易於積聚在浮置閘極測試裝置結構上，藉此浮置閘極測試裝置結構上的回蝕層比記憶胞結構上的回蝕層更厚。因為在浮置閘極測試裝置結構上存在更多需被蝕刻的回蝕材料，所以在非選擇性回蝕期間，浮置閘極測試裝置結構相比於記憶胞結構受到最低限度的蝕刻。此外，在完成非選擇性回蝕之後，浮置閘極測試裝置結構的高度超出記憶胞結構的高度。
因為浮置閘極測試裝置結構的高度超過記憶胞結構的高度，且記憶體硬罩幕的頂部表面是平坦的或大體上平坦的，所以浮置閘極測試裝置結構上的記憶體硬罩幕的第一厚度小於記憶胞結構上的記憶體硬罩幕的第二厚度。因此，浮置閘極測試裝置結構具有較少保護，且在形成邏輯裝置結構時會被毀壞或嚴重受損。舉例而言，移除半導體邏輯區上的殘餘材料可部分移除記憶 體硬罩幕。由於浮置閘極測試裝置結構上的記憶體硬罩幕的厚度減小，所述移除亦可露出(uncover)浮置閘極測試裝置結構但並不露出記憶胞結構，並形成延伸穿過浮置閘極測試裝置結構的開口。開口會延伸至浮置閘極電極以及半導體記憶區，並在後續後段製程(back-end-of-line；BEOL)加工期間促進半導體記憶區與浮置閘極電極之間的電短路。
鑒於前述內容，本申請的各種實施例提供用於形成包括具有胞元狀上視佈局的浮置閘極測試裝置結構的IC的方法。在一些實施例中，在半導體基底上形成浮置閘極測試裝置結構。浮置閘極測試裝置結構包括第一浮置閘極電極以及上覆於第一浮置閘極電極的第一控制閘極電極。第一浮置閘極電極以及第一控制閘極電極部分定義島狀物陣列，並進一步部分定義多個橋接器。橋接器互連島狀物。在半導體基底上形成記憶胞結構，記憶胞結構包括第二浮置閘極電極以及上覆於第二浮置閘極電極的第二控制閘極電極。形成覆蓋浮置閘極測試裝置結構以及記憶胞結構的回蝕層。回蝕層具有在第一控制閘極電極正上方的第一厚度，並更具有在第二控制閘極電極正上方的第二厚度。第一與第二厚度相同或大體上相同。
藉由形成包括島狀物以及橋接器的第一浮置閘極電極，浮置閘極電極具有胞元狀上視佈局。胞元狀上視佈局為具有多個互連的小區域而非一個大區域的上視佈局，且其類似於記憶胞陣列的上視佈局。胞元狀上視佈局可防止回蝕層的回蝕材料相比於記憶胞結構較易於積聚在浮置閘極測試裝置結構頂上。繼而可防止浮置閘極測試裝置結構在形成邏輯裝置結構時被毀壞或受損， 且/或可防止在BEOL處理期間半導體基底與第一浮置閘極電極之間發生電短路。所述方法可以低成本執行、無需額外倍縮光罩或光罩，且並不影響浮置閘極測試裝置結構的可靠性以及效能。此外，所述方法可與未來製程節點兼容，諸如28奈米製程節點、20奈米製程節點、16奈米製程節點以及較小製程節點。
參考圖1A，提供一些實施例的包括具有胞元狀(cell-like)上視佈局(top layout)的浮置閘極測試裝置102的IC的上視佈局圖100A。浮置閘極測試裝置102位於半導體記憶區104m上且包括閘極堆疊106。如下文所見，閘極堆疊106由沿著進出紙面延伸的軸線堆疊的多個閘極電極(例如，浮置閘極電極以及控制閘極電極)定義。閘極堆疊106包括多個島狀物(island)106i以及多個橋接器(bridge)106b。出於說明的目的，散列(hashing)在島狀物106i與橋接器106b之間變化。然而，應理解，島狀物106i可與橋接器106b整合在一起及/或連續。
島狀物106i排列成一或多列(row)以及一或多行(column)，以定義島狀物陣列。在一些實施例中，島狀物106i排列成單列以及多行或多列以及單行。舉例而言，島狀物106i可排列成三行以及一列。此外，在一些實施例中，島狀物106i共用共(common)上視佈局。舉例而言，島狀物106i可具有矩形上視佈局、正方形上視佈局、三角形上視佈局或一些其他合適的上視佈局。如本文中所使用，各用語(例如，上視佈局)可例如為單數或複數。橋接器106b排列在島狀物106i之間以互連島狀物106i，且每個橋接器106b從與島狀物106i中的對應第一島狀物直接接觸延伸至與島狀物106i中與對應第一島狀物相鄰的對應第二島狀 物直接接觸。在一些實施例中，橋接器106b包括用於島狀物陣列中的每一對相鄰島狀物的橋接器，且所述橋接器從與所述一對中的第一島狀物直接接觸延伸至與所述一對中的第二島狀物直接接觸。此外，在一些實施例中，橋接器106b共用共上視佈局，且/或橋接器106b的共上視佈局小於島狀物106i的共上視佈局。舉例而言，橋接器106b可具有矩形上視佈局、正方形上視佈局、三角形上視佈局或一些其他合適的上視佈局。就面積、寬度、長度或一些其他合適的參數來說，橋接器106b的共上視佈局可例如小於島狀物106i的共上視佈局。
在一些實施例中，多個測試裝置選擇閘極電極108毗鄰(border)閘極堆疊106。測試裝置選擇閘極電極108可為或可包括例如金屬、摻雜多晶矽或一些其他合適的導體。在一些實施例中，測試裝置選擇閘極電極108包括多個凹陷的選擇閘極電極108r，所述多個凹陷的選擇閘極電極108r完全或大體上完全排列在由閘極堆疊106定義的凹陷內。為易於說明，僅將凹陷的選擇閘極電極108r中的一些標記為108r。凹陷的選擇閘極電極108r可例如具有u型上視佈局或一些其他合適的上視佈局。此外，在一些實施例中，測試裝置選擇閘極電極108包括多個周邊選擇閘極電極108p，排列至閘極堆疊106的側邊且完全或大體上完全排列在由閘極堆疊106定義的凹陷外部。為易於說明，僅將周邊選擇閘極電極108p中的一者標記為108p。周邊選擇閘極電極108p可例如具有線形上視佈局或一些其他合適的上視佈局。
藉由形成包括島狀物106i以及橋接器106b的浮置閘極測試裝置102，浮置閘極測試裝置102具有由多個互連的較小區域而 非一個較大區域組成的胞元狀上視佈局。如下文所見，此可防止浮置閘極測試裝置102在形成IC的邏輯裝置時被毀壞或受損，且/或可防止半導體記憶區104m與閘極堆疊106的浮置閘極電極(未示出)之間發生電短路。此外，如下文所見，浮置閘極測試裝置102可以低成本形成有胞元狀上視佈局，而無需額外倍縮光罩(reticle)或光罩(photomask)，且並不影響浮置閘極測試裝置102的可靠性以及效能。再者，如下文所見，浮置閘極測試裝置102與未來製程節點兼容，諸如28奈米製程節點、20奈米製程節點、16奈米製程節點以及更小製程節點。
參考圖1B，提供一些其他實施例的包括具有胞元狀上視佈局的浮置閘極測試裝置102的IC的上視佈局圖100B。圖1B為圖1A的變型，其中島狀物106i排列成多列以及多行。舉例而言，島狀物106i可排列成三列以及三行。此外，在一些實施例中，測試裝置選擇閘極電極108包括被閘極堆疊106完全包圍(enclose)的一或多個封閉的(enclosed)選擇閘極電極108e。為易於說明，僅將封閉的選擇閘極電極108e中的一些標記為108e。封閉的選擇閘極電極108e可例如具有環形狀上視佈局或一些其他合適的上視佈局。如本文中所使用，環形狀上視佈局為不限於圓形邊界或側壁的環形上視佈局。
參考圖2A，提供一些更詳細實施例的圖1A的IC的上視佈局圖200A。浮置閘極測試裝置102包括部分定義閘極堆疊106的測試裝置控制閘極電極202。測試裝置控制閘極電極202可為或可包括例如金屬、摻雜多晶矽、一些其他合適的導體或前述各者的任何組合。此外，測試裝置控制閘極電極202包括多個控制閘 極島狀物202i以及多個控制閘極橋接器202b。出於說明的目的，散列(hashing)在控制閘極島狀物202i與控制閘極橋接器202b之間變化。然而，應理解，控制閘極島狀物202i可與控制閘極橋接器202b整合在一起及/或連續。
控制閘極島狀物202i分別部分定義閘極堆疊106的島狀物106i，且排列成以一或多列以及一或多行以定義控制閘極島狀物陣列。在一些實施例中，所述控制閘極島狀物陣列具有單列以及多行或多列以及單行。此外，在一些實施例中，控制閘極島狀物202i共用共上視佈局。舉例而言，控制閘極島狀物202i可共用矩形上視佈局、正方形上視佈局或一些其他合適的上視佈局。控制閘極橋接器202b分別部分定義閘極堆疊106的橋接器106b，且排列在控制閘極島狀物202i之間以互連控制閘極島狀物202i。此外，控制閘極橋接器202b包括用於控制閘極島狀物陣列中的每一對相鄰控制閘極島狀物的控制閘極橋接器，且所述控制閘極橋接器從與所述一對中的第一島狀物直接接觸延伸至與所述一對中的第二島狀物直接接觸。在一些實施例中，控制閘極橋接器202b共用共上視佈局。舉例而言，控制閘極橋接器202b可共用矩形上視佈局或一些其他合適的上視佈局。
在一些實施例中，浮置閘極測試裝置102毗鄰記憶胞陣列204。此外，在一些實施例中，記憶胞陣列204設置於半導體記憶區104m上，且/或半導體記憶區104m從浮置閘極測試裝置102至記憶胞陣列204是連續的。記憶胞陣列204包括排列成多列以及多行的多個記憶胞204c。為易於說明，僅將記憶胞204c中的一些標記為204c。記憶胞204c包括多個記憶體控制閘極電極208、 多個記憶體選擇閘極電極210以及多個記憶體抹除閘極電極(memory erase gate electrode)212。為易於說明，僅將記憶體控制閘極電極208中的一些標記為208，僅將記憶體選擇閘極電極210中的一些標記為210，且僅將記憶體抹除閘極電極212中的一些標記為212。記憶體控制閘極電極208、記憶體選擇閘極電極210以及記憶體抹除閘極電極212可為或可包括例如金屬、摻雜多晶矽或一些其他合適的導體。
每個記憶胞204c包括記憶體控制閘極電極208中的對應控制閘極電極、記憶體選擇閘極電極210中的對應選擇閘極電極以及記憶體抹除閘極電極212中的對應抹除閘極電極。所述對應選擇閘極電極毗鄰所述對應控制閘極電極的第一側壁。所述對應抹除閘極電極毗鄰所述對應控制閘極電極的與第一側壁相對的第二側壁。此外，在一些實施例中，記憶胞204c分組成對，且每一對記憶胞共用對應抹除閘極電極。
在一些實施例中，多個裝置間線(inter-device line)214電耦接至記憶胞陣列204。為易於說明，僅將裝置間線214中的一些標記為214。這些裝置間線214在共同方向上是細長的，且各自在沿著記憶胞陣列204的對應列或行的共同方向上是細長的。在一些實施例中，裝置間線214具有線形上視佈局或一些其他合適的細長上視佈局。裝置間線214是導電的，且可為或可包括例如金屬、摻雜多晶矽或一些其他合適的導體。裝置間線214包括多個選擇閘極裝置間線214s、多個抹除閘極裝置間線214e以及多個控制閘極裝置間線214c。為易於說明，僅將選擇閘極裝置間線214s中的一者標記為214s，僅將抹除閘極裝置間線214e中的一者標記 為214e，且僅將控制閘極裝置間線214c中的一者標記為214c。
選擇閘極裝置間線214s各自在記憶胞陣列204的對應列或行中與記憶體選擇閘極電極210中的選擇閘極電極整合在一起並連續。抹除閘極裝置間線214e各自在記憶胞陣列204的對應列或行中與記憶體抹除閘極電極212中的抹除閘極電極整合在一起並連續。控制閘極裝置間線214c各自在記憶胞陣列204的對應列或行中與記憶體控制閘極電極208中的控制閘極電極整合在一起並連續。此外，在一些實施例中，控制閘極裝置間線214c中的至少一者延伸超出記憶胞陣列204至浮置閘極測試裝置102，並與測試裝置控制閘極電極202整合在一起並連續。
應注意，散列沿著選擇閘極裝置間線214s變化，僅為加強(emphasize)記憶體選擇閘極電極210。此外，散列沿著抹除閘極裝置間線214e變化，僅為加強記憶體抹除閘極電極212。此外，散列沿著控制閘極裝置間線214c變化，僅為加強記憶體控制閘極電極208。因此，不應將變化的散列視為限制選擇閘極裝置間線214s、記憶體選擇閘極電極210、抹除閘極裝置間線214e、記憶體抹除閘極電極212、控制閘極裝置間線214c以及記憶體控制閘極電極208的組成。
參考圖2B，提供一些更詳細實施例的圖1A的IC的另一上視佈局圖200B。而圖2A的上視佈局圖200A示出IC的控制閘極佈局，圖2B的上視佈局圖200B示出IC的浮置閘極佈局。如下文將更佳看出，控制閘極佈局沿著進出紙面延伸的軸線上覆(overlie)於浮置閘極佈局。
浮置閘極測試裝置102包括部分定義閘極堆疊106的測 試裝置浮置閘極電極216。測試裝置浮置閘極電極216可為或可包括例如金屬、摻雜多晶矽、一些其他合適的導體或前述各者的任何組合。此外，測試裝置浮置閘極電極216包括多個浮置閘極島狀物216i以及多個浮置閘極橋接器216b。出於說明的目的，散列在浮置閘極島狀物216i與浮置閘極橋接器216b之間變化。然而，應理解，浮置閘極島狀物216i可與浮置閘極橋接器216b連續及/或整合在一起。
浮置閘極島狀物216i分別部分定義閘極堆疊106的島狀物106i，且排列成一或多列以及一或多行以定義浮置閘極島狀物陣列。在一些實施例中，浮置閘極島狀物陣列具有單列以及多行或多列以及單行。此外，在一些實施例中，浮置閘極島狀物216i共用共上視佈局。舉例而言，浮置閘極島狀物216i可共用矩形上視佈局、正方形上視佈局或一些其他合適的上視佈局。浮置閘極橋接器216b分別部分定義閘極堆疊106的橋接器106b，且排列在浮置閘極島狀物216i之間以互連浮置閘極島狀物216i。此外，浮置閘極橋接器216b包括用於浮置閘極島狀物陣列中的每一對相鄰浮置閘極島狀物的浮置閘極橋接器，且所述浮置閘極橋接器從與所述一對中的第一島狀物直接接觸延伸至與所述一對中的第二島狀物直接接觸。在一些實施例中，浮置閘極橋接器216b共用共上視佈局。舉例而言，浮置閘極橋接器216b可共用矩形上視佈局或一些其他合適的上視佈局。浮置閘極橋接器216b具有浮置閘極橋接器寬度W fb 。在一些實施例中，浮置閘極橋接器216b中的每一者分別具有浮置閘極橋接器寬度W fb 。
記憶胞204c包括多個記憶體選擇閘極電極210以及多個 記憶體抹除閘極電極212，且更包括多個記憶體浮置閘極電極218。為易於說明，僅將記憶胞204c中的一些標記為204c，僅將記憶體浮置閘極電極218中的一些標記為218，僅將記憶體選擇閘極電極210中的一些標記為210，且僅將記憶體抹除閘極電極212中的一些標記為212。每個記憶胞204c包括記憶體浮置閘極電極218中的對應浮置閘極電極、記憶體選擇閘極電極210中的對應選擇閘極電極以及記憶體抹除閘極電極210中的對應抹除閘極電極。所述對應選擇閘極電極毗鄰所述對應浮置閘極電極的第一側壁。所述對應抹除閘極電極毗鄰所述對應浮置閘極電極的與第一側壁相對的第二側壁。記憶體抹除閘極電極212具有抹除閘極寬度W eg 。在一些實施例中，抹除閘極電極212中的每一者分別具有抹除閘極寬度W eg 。在一些實施例中，浮置閘極橋接器寬度W fb 大於或等於抹除閘極寬度W eg 。
參考圖2C以及圖2D，分別提供圖2A以及圖2B的上視佈局圖200A、200B的一些替代實施例的上視佈局圖200C、200D，其中控制閘極島狀物202i以及浮置閘極島狀物216i為正方形形狀(例如，所有四邊皆為相同長度或大約為相同長度)。然而，在其他實施例中其他形狀及/或尺寸是適合的。
參考圖2E以及圖2F，分別提供圖2A以及圖2B的上視佈局圖200A、200B的一些替代實施例的上視佈局圖200E、200F，其中在閘極堆疊106的單側添加額外島狀物106i以及額外橋接器106b。在其他實施例中，在閘極堆疊106的單側及/或閘極堆疊106的其他側可添加更多島狀物以及更多橋接器。
參考圖3A以及圖3B，提供圖1B的IC的一些更詳細實 施例的各種上視佈局圖300A、300B。圖3A以及圖3B的上視佈局圖300A、300B分別為圖2A以及圖2B的變型，其中浮置閘極測試裝置102採用圖1B的胞元狀上視佈局。圖3A示出IC的控制閘極佈局，且圖3B示出IC的浮置閘極佈局。浮置閘極橋接器216b具有浮置閘極橋接器寬度W fb (參見圖3B)，且記憶體抹除閘極電極212具有抹除閘極寬度W eg 。在一些實施例中，每個浮置閘極橋接器216b分別具有浮置閘極橋接器寬度W fb ，及/或每個抹除閘極電極212分別具有抹除閘極寬度W eg 。在一些實施例中，浮置閘極橋接器寬度W fb 大於或等於抹除閘極寬度W eg 。
參考圖3C以及圖3D，分別提供圖3A以及圖3B的上視佈局圖300A、300B的一些替代實施例的上視佈局圖300C、300D，其中控制閘極島狀物202i以及浮置閘極島狀物216i為正方形形狀(例如，所有四邊皆為相同長度或大約為相同長度)。然而，在其他實施例中其他形狀及/或尺寸是適合的。
參考圖3E以及圖3F，分別提供圖3A以及圖3B的上視佈局圖300A、300B的一些替代實施例的上視佈局圖300E、300F，其中少了一列島狀物106i。在其他實施例中，可存在更多或更少列的島狀物106i及/或更多或更少行的島狀物106i。
參考圖3G以及圖3H，分別提供圖3A以及圖3B的上視佈局圖300A、300B的一些替代實施例的上視佈局圖300G、300H，其中在閘極堆疊106的單側添加額外島狀物106i以及額外橋接器106b。在其他實施例中，可在閘極堆疊106的單側及/或閘極堆疊106的其他側添加更多島狀物以及更多橋接器。
參考圖4A，提供圖2A以及圖2B的IC及/或圖3A以及 圖3B的IC的一些實施例的橫截面圖400A。橫截面圖400A可例如沿著圖2A以及圖2B中的線A-A'及/或沿著圖3A以及圖3B中的線A-A'截取。另外，橫截面圖400A可例如沿著圖1A及/或圖1B中的線A-A'截取。
如所示，半導體基底402包括半導體記憶區104m，且隔離結構404延伸至半導體基底402的頂部表面中，以劃分半導體記憶區104m的邊界。半導體基底402可為或可包括例如塊狀矽基底、絕緣層上矽(silicon-on-insulator，SOI)基底或一些其他合適的半導體基底。隔離結構404將半導體記憶區104m與半導體基底的鄰接區域電隔離，且可例如包括填充有介電材料的溝渠。在一些實施例中，隔離結構404為淺溝渠隔離(shallow trench isolation，STI)區域、深溝渠隔離(deep trench isolation，DTI)區域或一些其他合適的隔離結構。
浮置閘極測試裝置102上覆(overlie)於半導體記憶區104m且包括閘極堆疊106。閘極堆疊106具有胞元狀上視佈局且包括多個島狀物106i。胞元狀上視佈局的實例在例如圖1A以及圖1B中示出。雖然島狀物106i示出為不彼此連接，但島狀物106i在圖4A的橫截面圖400A之外可例如為彼此連接的。閘極堆疊106由彼此堆疊的測試裝置浮置閘極介電層406、測試裝置浮置閘極電極216、測試裝置控制閘極介電層408、測試裝置控制閘極電極202以及測試裝置控制閘極硬罩幕410定義。
測試裝置浮置閘極電極216上覆於測試裝置浮置閘極介電層406，測試裝置控制閘極介電層408上覆於測試裝置浮置閘極電極216，測試裝置控制閘極電極202上覆於測試裝置控制閘極介 電層408，以及測試裝置控制閘極硬罩幕410上覆於測試裝置控制閘極電極202。測試裝置浮置閘極電極216以及測試裝置控制閘極電極202可為或可包括例如金屬、摻雜多晶矽或一些其他合適的導電材料。測試裝置浮置閘極介電層406、測試裝置控制閘極介電層408以及測試裝置控制閘極硬罩幕410可為或可包括例如氧化矽、氮化矽、一些其他合適的介電質或前述各者的任何組合。此外，測試裝置浮置閘極介電層406、測試裝置浮置閘極電極216、測試裝置控制閘極介電層408、測試裝置控制閘極電極202以及測試裝置控制閘極硬罩幕410具有胞元狀上視佈局。在一些實施例中，測試裝置浮置閘極介電層406以及測試裝置浮置閘極電極216具有相同或大體上相同的胞元狀上視佈局。此胞元狀上視佈局的實例在例如關於測試裝置浮置閘極電極216的圖2B以及圖3B中示出。在一些實施例中，測試裝置控制閘極介電層408、測試裝置控制閘極電極202以及測試裝置控制閘極硬罩幕410具有相同或大體上相同的胞元狀上視佈局。此胞元狀上視佈局的實例在例如關於測試裝置控制閘極電極202的圖2A以及圖3A中示出。
雖然測試裝置浮置閘極介電層406、測試裝置浮置閘極電極216、測試裝置控制閘極介電層408、測試裝置控制閘極電極202以及測試裝置控制閘極硬罩幕410各自被示出為具有對應於島狀物106i的多個區段(segment)，但所述區段在圖4A的橫截面圖400A之外可例如是彼此連接的。此外，為易於說明，僅標記測試裝置浮置閘極介電層406、測試裝置浮置閘極電極216、測試裝置控制閘極介電層408、測試裝置控制閘極電極202以及測試裝置控制閘極硬罩幕410中的每一者的一個區段。
測試裝置控制閘極間隙壁412襯於(line)測試裝置控制閘極電極202的側壁、測試裝置控制閘極介電層408的側壁以及測試裝置控制閘極硬罩幕410的側壁，且包括對應於這些側壁的多個控制閘極間隙壁區段。為易於說明，僅將控制閘極間隙壁區段中的一些標記為412。此外，測試裝置控制閘極間隙壁412上覆於測試裝置浮置閘極電極216，且在一些實施例中上覆於隔離結構404。測試裝置控制閘極間隙壁412可為或可包括例如氧化矽、氮化矽、一些其他合適的介電質或前述各者的任何組合。
測試裝置浮置閘極間隙壁414襯於測試裝置浮置閘極電極216的側壁、測試裝置浮置閘極介電層406的側壁以及測試裝置控制閘極間隙壁412的側壁，且包括對應於這些側壁的多個浮置閘極間隙壁區段。為易於說明，僅將浮置閘極間隙壁中的一些標記為414。此外，測試裝置浮置閘極間隙壁414上覆於半導體記憶區104m，且在一些實施例中上覆於隔離結構404。測試裝置浮置閘極間隙壁414可為或可包括例如氧化矽、氮化矽、一些其他合適的介電質或前述各者的任何組合。
多個測試裝置選擇閘極電極108毗鄰閘極堆疊106的側壁，且多個測試裝置選擇閘極介電層416將測試裝置選擇閘極電極108與半導體記憶區104m隔開。為易於說明，僅將測試裝置選擇閘極電極108中的一些標記為108，且僅將測試裝置選擇閘極介電層416中的一者標記為416。測試裝置選擇閘極電極108可為或可包括例如金屬、摻雜多晶矽或一些其他合適的導電材料。測試裝置選擇閘極介電層416可為或可包括例如氧化矽、一些其他合適的介電材料或前述各者的任何組合。
BEOL內連線結構418覆蓋浮置閘極測試裝置102，且包括覆蓋浮置閘極測試裝置102的多個內連線介電層。內連線介電層包括預接線(pre-wire)介電層420a、上覆於預接線介電層420a的第一層間介電(interlayer dielectric,ILD)層420b以及上覆於第一ILD層420b的第二ILD層420c。預接線介電層420a以及第一ILD層420b與第二ILD層420c可為或可包括例如氧化矽、氮化矽、氮氧化矽、低κ介電質、一些其他合適的介電質或前述各者的任何組合。如本文中所使用，低κ介電質為具有小於約3.9、3、2或1的介電常數κ的介電質。在一些實施例中，接觸窗蝕刻停止層422在浮置閘極測試裝置102與預接線介電層420a之間覆蓋且共形(conform)於浮置閘極測試裝置102。接觸窗蝕刻停止層422可為或可包括例如氮化矽、碳化矽、一些其他合適的介電質或前述各者的任何組合。
BEOL內連線結構418更包括接線(wire)424以及多個接觸通孔(contact via)426。為易於說明，僅將接觸通孔426中的一些標記為426。接線424覆蓋並接觸接觸通孔426，且更上覆於浮置閘極測試裝置102。此外，接線424凹入第一ILD層420b的頂部並被第二ILD層420c覆蓋。接觸通孔426分別上覆於閘極堆疊106的島狀物106i。此外，接觸通孔426從預接線介電層420a的頂部表面延伸穿過預接線介電層420a以及測試裝置控制閘極電極202，以接觸測試裝置浮置閘極電極216的頂部表面。應注意，為易於說明，未在圖2A至圖2F以及圖3A至圖3H中示出島狀物106i中的開口，接觸通孔426穿過所述開口延伸至測試裝置浮置閘極電極216。在一些實施例中，接觸通孔426藉由介電襯層(未 示出)與測試裝置控制閘極電極202電絕緣，所述襯層將接觸通孔426與測試裝置控制閘極電極202的側壁分隔開。接線424以及接觸通孔426可為或可包括例如銅、鋁、鋁銅、鎢、一些其他合適的導體或前述各者的任何組合。
接觸通孔426具有接觸通孔寬度W cv 且控制閘極島狀物202i具有控制閘極島狀物寬度W ci 。在一些實施例中，每個接觸通孔426分別具有接觸通孔寬度W cv ，及/或每個控制閘極島狀物202i分別具有控制閘極島狀物寬度W ci 。在一些實施例中，控制閘極島狀物寬度W ci 大於接觸通孔寬度W cv 的三倍或三倍以上。當控制閘極島狀物202i的上視佈局為正方形形狀(圖2C以及圖3C中所示實例)時，可能出現這樣的實施例。若控制閘極島狀物寬度W ci 大於接觸通孔寬度W cv 的三倍以下，則浮置閘極測試裝置102的可靠性較低且批量製造產量較低。
在一些實施例中，多個測試裝置源極/汲極區427位於半導體基底402中，且每個測試裝置源極/汲極區427形成於測試裝置選擇閘極電極108的兩個相對閘極電極之間。在其他實施例中，省略測試裝置源極/汲極區427。在一些實施例中，BEOL內連線結構418定義將測試裝置源極/汲極區427電耦接至測試裝置浮置閘極電極216的導電路徑(未示出)。測試裝置源極/汲極區427可例如為n型或P型。
在一些實施例中，多個矽化物接墊(silicide pad)428位於測試裝置浮置閘極電極216的頂部表面上、測試裝置源極/汲極區427的頂部表面上、測試裝置選擇閘極電極108的頂部表面上、一些其他結構的頂部表面上或前述各者的任何組合上。為易於說 明，僅將矽化物接墊428中的一些標記為428。矽化物接墊428可為或可包括例如矽化鎳(nickel silicide)或一些其他合適的矽化物。
參考圖4B，提供圖2A以及圖2B的IC及/或圖3A以及圖3B的IC的一些實施例的另一橫截面圖400B。圖4B的橫截面圖400B可例如沿著圖2A以及圖2B中的線B-B'及/或沿著圖3A以及圖3B中的線B-B'截取。另外，橫截面圖400B可例如沿著圖1A及/或圖1B中的線B-B'截取。
如所示，閘極堆疊106更包括互連島狀物106i的多個橋接器106b。橋接器106b包括用於每一對相鄰島狀物的橋接器，且所述橋接器從與所述一對中的第一島狀物直接接觸延伸至與所述一對中的第二島狀物直接接觸。雖然島狀物106i以及橋接器106b在橫截面圖400B中具有相似佈局，但應理解島狀物106i以及橋接器106b具有不同上視佈局。參見例如圖1A以及圖1B。
參考圖4C，提供圖2A以及圖2C的IC及/或圖3A以及圖3B的IC的一些實施例的另一橫截面圖400C。圖4C的橫截面圖400C可例如沿著圖2A以及圖2B中的線C-C'及/或沿著圖3A以及圖3B中的線C-C'截取。
如所示，一對記憶胞204c設置在半導體記憶區104m上。記憶胞204c包括一對單獨(individual)記憶體源極/汲極區430i以及一共(common)記憶體源極/汲極區430c。為易於說明，僅將單獨記憶體源極/汲極區430i中的一者標記為430i。單獨記憶體源極/汲極區430i以及共記憶體源極/汲極區430c沿著半導體基底402的頂部表面位於半導體基底402中。此外，單獨記憶體源極/ 汲極區430i與共記憶體源極/汲極區430c隔開，且單獨記憶體源極/汲極區430i分別位於共記憶體源極/汲極區430c的相對側邊。
一對選擇性導電記憶體通道432位於半導體基底402中。選擇性導電記憶體通道432沿著半導體基底402的頂部表面分別從共記憶體源極/汲極區430c延伸至單獨記憶體源極/汲極區430i。此外，選擇性導電記憶體通道432具有與共記憶體源極/汲極區430c以及單獨記憶體源極/汲極區430i相反的摻雜類型。舉例而言，選擇性導電記憶體通道432可為p型，而共記憶體源極/汲極區430c以及單獨記憶體源極/汲極區430i可為n型，反之亦然。
一對記憶體浮置閘極介電層434、一對記憶體浮置閘極電極218、一對記憶體控制閘極介電層436、一對記憶體控制閘極電極208以及一對記憶體控制閘極硬罩幕438堆疊於選擇性導電記憶體通道432上。記憶體浮置閘極介電層434分別上覆於選擇性導電記憶體通道432，且可為或可包括例如氧化矽、一些其他合適的介電質或前述各者的任何組合。記憶體浮置閘極電極218分別上覆於記憶體浮置閘極介電層434，且可為或可包括例如金屬、摻雜多晶矽或一些其他合適的導體。記憶體控制閘極介電層436分別上覆於記憶體浮置閘極電極218，且可為或可包括例如二氧化矽、氮化矽、一些其他合適的介電質或前述各者的任何組合。記憶體控制閘極電極208分別上覆於記憶體控制閘極介電層436，且可為或可包括例如記憶體、摻雜多晶矽或一些其他合適的導電體。記憶體控制閘極硬罩幕438分別上覆於記憶體控制閘極電極208，且可為或可包括例如氮化矽、氧化矽、一些其他合適的介電 質或前述各者的任何組合。
記憶體控制閘極間隙壁440上覆於記憶體浮置閘極電極218，且包括多個控制閘極間隙壁區段，多個控制閘極間隙壁區段分別襯於記憶體控制閘極電極208的側壁、記憶體控制閘極介電層436的側壁以及記憶體控制閘極硬罩幕438的側壁。為易於說明，僅將控制閘極間隙壁區段中的一些標記為440。記憶體控制閘極間隙壁440可為或可包括例如氧化矽、氮化矽、一些其他合適的介電質或前述各者的任何組合。
記憶體抹除閘極電極212在記憶體控制閘極電極208之間上覆於共記憶體源極/汲極區430c。此外，記憶體抹除閘極電極212藉由記憶體抹除閘極介電層442與記憶體浮置閘極電極218以及共記憶體源極/汲極區430c電絕緣。記憶體抹除閘極介電層442以杯狀環繞(cup)記憶體抹除閘極電極212的下側，使得記憶體抹除閘極介電層442襯於記憶體抹除閘極電極212的底部表面以及記憶體抹除閘極電極212的側壁。記憶體抹除閘極電極212可為或可包括例如金屬、摻雜多晶矽或一些其他合適的導電材料。記憶體抹除閘極介電層442可為或可包括例如氧化矽、一些其他合適的介電質或前述各者的任何組合。
一對記憶體選擇閘極電極210位於選擇性導電記憶體通道432上。為易於說明，僅將記憶體選擇閘極電極210中的一者標記為210。記憶體選擇閘極電極210分別上覆於選擇性導電記憶體通道432，且分別毗鄰單獨記憶體源極/汲極區430i。此外，記憶體選擇閘極電極210藉由記憶體浮置閘極電極218與共記憶體源極/汲極區430c側向地隔開，並藉由記憶體浮置閘極間隙壁444 與記憶體浮置閘極電極218側向地隔開。記憶體浮置閘極間隙壁444包括多個浮置閘極間隙壁區段，多個浮置閘極間隙壁區段分別襯於記憶體控制閘極間隙壁440的側壁、記憶體浮置閘極電極218的側壁以及記憶體浮置閘極介電層434的側壁。此外，記憶體選擇閘極電極210藉由一對記憶體選擇閘極介電層446與選擇性導電記憶體通道432豎直地隔開。記憶體選擇閘極電極210可為或可包括例如金屬、摻雜多晶矽或一些其他合適的導體。記憶體浮置閘極間隙壁444可為或可包括例如氧化矽、氮化矽、一些其他合適的介電質或前述各者的任何組合。記憶體選擇閘極介電層446可為或可包括例如氧化矽、一些其他合適的介電質或前述各者的任何組合。
邏輯裝置448設置在半導體基底402的半導體邏輯區104l上，且可為例如靜態隨機存取記憶體(static random-access memory，SRAM)裝置、核心邏輯裝置(core logic device)、輸入/輸出(input/output，I/O)裝置或一些其他合適的邏輯裝置。雖然半導體邏輯區104l被示出為鄰近於半導體記憶區104m，但此僅僅是出於說明的目的。半導體邏輯區104l可鄰近於或可不鄰近於半導體記憶區104m。此外，應注意，為易於說明，且因為邏輯裝置448的上視佈局超出本申請的範圍，所以在圖2A以及圖2B的上視佈局圖200A、200B以及圖3A以及圖3B的上視佈局圖300A、300B中未示出邏輯裝置448。
在一些實施例中，邏輯裝置448包括一對邏輯源極/汲極區450以及選擇性導電邏輯通道452。為易於說明，僅將邏輯源極/汲極區450中的一者標記為450。邏輯源極/汲極區450以及選擇 性導電邏輯通道452沿著半導體基底402的頂部表面位於半導體基底402中。邏輯源極/汲極區450彼此側向地隔開，且選擇性導電邏輯通道452從邏輯源極/汲極區450中的一者延伸至邏輯源極/汲極區450中的另一者。此外，選擇性導電邏輯通道452具有與邏輯源極/汲極區450相反的摻雜類型。舉例而言，選擇性導電邏輯通道452可為p型，而邏輯源極/汲極區450可為n型，反之亦然。
邏輯閘極介電層456以及邏輯閘極電極458堆疊於選擇性導電邏輯通道452上。邏輯閘極介電層456上覆於選擇性導電邏輯通道452。邏輯閘極介電層456可為或可包括例如氧化矽、高κ介電質、一些其他合適的介電質或前述各者的任何組合。如本文中所使用，高κ介電質為具有大於約3.9、5、10、15或20的介電常數κ的介電質。邏輯閘極電極458上覆於邏輯閘極介電層456，且可為或可包括例如金屬、摻雜多晶矽或一些其他合適的導體。
BEOL內連線結構418覆蓋記憶胞204c以及邏輯裝置448，且包括預接線介電層420a以及第一ILD層420b與第二ILD層420c。在一些實施例中，接觸窗蝕刻停止層422覆蓋且共形於記憶胞204c以及邏輯裝置448，以將預接線介電層420a與記憶胞204c以及邏輯裝置448分隔開。此外，BEOL內連線結構418包括多個額外接線462以及多個額外接觸通孔464。為易於說明，僅將額外接線462中的一些標記為462，並僅將額外接觸通孔464中的一些標記為464。
額外接觸通孔464從預接線介電層420a的頂部表面延伸，穿過預接線介電層420a，分別延伸至單獨記憶體源極/汲極區 430i、記憶體選擇閘極電極210、記憶體抹除閘極電極212、邏輯源極/汲極區450或前述各者的任何組合。額外接線462上覆於預接線介電層420a並被第二ILD層420c覆蓋。此外，額外接線462凹入第一ILD層420b的頂部中，且分別上覆於並接觸額外接觸通孔464。在一些實施例中，額外接線462直接接觸額外接觸通孔464。額外接線462以及額外接觸通孔464可為或可包括例如銅、鋁銅、鋁、鎢、一些其他合適的導體或前述各者的任何組合。
在一些實施例中，矽化物接墊428亦位於記憶體選擇閘極電極210的頂部表面上、記憶體抹除閘極電極212的頂部表面上、單獨記憶體源極/汲極區430i的頂部表面上、邏輯源極/汲極區450的頂部表面上、邏輯閘極電極458的頂部表面上或前述各者的任何組合上。為易於說明，僅將矽化物接墊428中的一些標記為428。在一些實施例中，邏輯閘極硬罩幕(未示出)上覆於邏輯閘極電極458，藉此邏輯閘極電極458的頂部表面不含矽化物。
參考圖4D，提供圖2A以及圖2C的IC及/或圖3A以及圖3B的IC的一些實施例的另一橫截面圖400D。圖4D的橫截面圖400D可例如沿著圖2A以及圖2B中的線D-D'及/或沿著圖3A以及圖3B中的線D-D'截取。
如所示，控制閘極裝置間線214c與記憶體控制閘極電極208整合並連續。此外，控制閘極裝置間線214c共形於記憶體控制閘極電極208下方的記憶體浮置閘極電極218。在一些實施例中，控制閘極裝置間線214c與記憶體控制閘極電極208共同具有覆蓋並跨越(straddle)記憶體浮置閘極電極218的倒U型輪廓。應注意，散列沿著控制閘極裝置間線214c變化，僅為加強記憶體 控制閘極電極208。所述變化散列不應被視為限制控制閘極裝置間線214c以及記憶體控制閘極電極208的組成。
控制閘極裝置間線214c以及記憶體控制閘極電極208藉由記憶體控制閘極介電層436與半導體基底402以及記憶體浮置閘極電極218電絕緣。此外，控制閘極裝置間線214c以及記憶體控制閘極電極208被記憶體控制閘極硬罩幕438覆蓋並保護。記憶體控制閘極介電層436以及記憶體控制閘極硬罩幕438在共同方向(common direction)上為側向細長的，且可例如具有線形上視佈局或一些其他合適的上視佈局。
雖然圖4C示出沿著例如圖2A以及圖2B中的線C-C'及/或沿著圖3A以及圖3B中的線C-C'截取的單對相鄰記憶胞204c，但應理解，圖4C可例如表示圖2A以及圖2B及/或圖3A以及圖3B中的其他每對相鄰記憶胞。此外，雖然圖4D示出沿著例如圖2A以及圖2B中的線D-D'及/或沿著圖3A以及圖3B中的線D-D'截取的單個記憶胞204c，但應理解，圖4D可例如表示圖2A以及圖2B及/或圖3A以及圖3B中的每一其他記憶胞。
在IC的操作中，每個記憶胞204c在記憶體浮置閘極電極218中的對應浮置閘極電極中儲存可變電荷量。當對應浮置閘極電極儲存較低電荷量時，對應浮置閘極電極儲存第一資料(data)狀態(例如，二進位「1」)。當對應浮置閘極電極儲存較高電荷量時，對應浮置閘極電極儲存第二資料狀態(例如，二進位「0」)。
可變電荷量屏蔽(screen)由記憶體控制閘極電極208中的對應控制閘極電極跨過選擇性導電記憶體通道432中的對應選擇性導電通道而產生的電場。這將使對應控制閘極電極的閥值電 壓在低值與高值之間改變。因此，可藉由使用超出對應選擇閘極電極的閥值電壓的電壓偏置(bias)記憶體選擇閘極電極210中的對應選擇閘極電極，藉由進一步使用低值與高值之間的電壓偏置對應控制閘極電極，並藉由量測對應選擇性導電通道的電阻來讀取可變電荷量。取決於對應選擇性導電通道是處於高電阻狀態還是低電阻狀態，記憶胞處於第一資料狀態或第二資料狀態。
為改變可變電荷量，執行程式化以及抹除操作。在程式化操作期間將載子(carrier)(例如，電子)添加至對應浮置閘極電極，並在抹除操作期間從對應浮置閘極電極移除載子。程式化以及抹除操作可例如藉由富爾-諾罕穿隧(Fowler-Nordheim tunneling，FNT)、熱載子注入或藉由用於將電荷移動進入及/或移動出對應浮置閘極電極的一些其他合適的製程來執行。在一些實施例中，藉由熱載子注入執行程式化操作並藉由FNT執行抹除操作。
在程式化操作期間，載子穿過記憶體浮置閘極介電層434中的對應浮置閘極介電層穿隧至對應浮置閘極電極。隨時間推移，這會耗盡對應浮置閘極介電層並致使記憶胞最終失效。因此，對應浮置閘極介電層的品質對於記憶胞的壽命來說是重要的，而且對應浮置閘極介電層的測試對於品質控制來說是重要的。
浮置閘極測試裝置102(參見例如圖4A以及圖4B)可例如用於量測記憶體浮置閘極介電層434的品質，並因此用於估計記憶胞204c的壽命。亦即，浮置閘極測試裝置102被配置成量測測試裝置浮置閘極介電層406(參見例如圖4A以及圖4B)的品質。此外，如下文所見，測試裝置浮置閘極介電層406以及記憶體浮 置閘極介電層434是藉由共同沈積製程一起形成，藉此測試裝置浮置閘極介電層406具有與記憶體浮置閘極介電層434相同或大體上相同的品質。因此，藉由使用浮置閘極測試裝置102量測測試裝置浮置閘極介電層406的品質，浮置閘極測試裝置102亦能量測記憶體浮置閘極介電層434的品質。這又可用於估計記憶胞204c的壽命並確保記憶胞204c滿足設計規範。
在一些實施例中，浮置閘極測試裝置102可用於決定測試裝置浮置閘極介電層406的擊穿電壓(breakdown voltage)。舉例而言，從測試裝置浮置閘極電極216至半導體記憶區104m的電壓可逐漸增大，直至擊穿為止。由於擊穿電壓代表測試裝置浮置閘極介電層406的品質，因此擊穿電壓可用於估計記憶胞204c的壽命。
雖然圖4A至圖4D是對應圖2A、圖2B、圖3A以及圖3B進行描述，但應理解，圖4A至圖4D亦適用於圖2C至圖2F以及圖3C至圖3H。因而，圖4A至圖4D的橫截面圖400A至400D可為及/或可表示圖2C至圖2F以及圖3C至圖3H中的IC的橫截面。
參考圖5A以及圖5B至圖27A以及圖27B，提供用於形成包括具有胞元狀上視佈局的浮置閘極測試裝置的IC的方法的一些實施例的一系列橫截面圖500A、500B至2700A、2700B。其中具有後綴「A」的圖是沿著圖1A、圖1B、圖2A、圖2B、圖3A、圖3B或前述各者的任何組合中的線A-A'截取，且/或可例如對應於圖4A。具有後綴「B」的圖是沿著圖2A、圖2B、圖3A、圖3B或前述各者的任何組合中的線C-C'截取，且/或可例如對應於圖 4C。
如圖5A以及圖5B的橫截面圖500A、500B所示，在半導體基底402的頂部表面中形成隔離結構404。隔離結構404將半導體基底402的半導體記憶區104m與半導體基底402的半導體邏輯區104l分隔開，並進一步劃分半導體記憶區104m的邊界以及半導體邏輯區104l的邊界。半導體記憶區104m的邊界可例如如圖2A或圖3A中所示。應注意，半導體邏輯區104l的邊界被劃在圖5A以及圖5B的橫截面圖500A、500B之外。半導體基底402可為或可包括例如塊狀矽基底、SOI基底或一些其他合適的半導體基底。隔離結構404可為或可包括例如STI區域、DTI或一些其他合適的隔離結構。
在一些實施例中，用於形成隔離結構404的製程包括沈積覆蓋半導體基底的下部接墊層502，並進一步沈積覆蓋下部接墊層502的上部接墊層504。下部接墊層502以及上部接墊層504的沈積可例如藉由化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)、熱氧化、一些其他合適的沈積製程或前述各者的任何組合來執行。如本文中所使用，各用語(例如，製程)可例如為單數或複數。下部接墊層502為不同於上部接墊層504的材料，且可為或可包括例如氧化矽或一些其他合適的介電質。上部接墊層504可為或可包括例如氮化矽或一些其他合適的介電質。對下部接墊層502與上部接墊層504以及半導體基底402進行圖案化，以定義具有隔離結構404的上視佈局的溝渠，並隨後用介電層填充溝渠。所述圖案化可例如藉由微影/蝕刻製程或一些其他合適的圖案化製程來執 行。可例如藉由沈積介電層以填充溝渠並覆蓋上部接墊層504，並隨後對介電層執行平坦化直至到達上部接墊層504為止來填充溝渠。介電層的沈積可例如藉由CVD、PVD或一些其他合適的沈積製程來執行。所述平坦化可例如藉由化學機械研磨(chemical mechanical polish，CMP)或一些其他合適的平坦化製程來執行。
如本文中所使用，微影/蝕刻製程可包括例如在基底上沈積光阻層，並隨後用圖案對光阻層進行圖案化。所述沈積可例如藉由旋轉塗佈或一些其他合適的沈積製程來執行。所述圖案化可例如藉由微影或一些其他合適的圖案化製程來執行。此外，微影/蝕刻製程可包括例如在圖案化的光阻就位的情況下對基底執行蝕刻以將圖案轉移至基底，之後移除圖案化的光阻層。所述移除可例如藉由電漿灰化或一些其他合適的移除製程來執行。
如圖6A以及圖6B的橫截面圖600A、600B所示，對上部接墊層504進行圖案化，以從半導體記憶區104m而沒有從半導體邏輯區104l移除上部接墊層504。所述圖案化在被移除的部分上部接墊層504處形成接墊開口602，所述圖案化可例如藉由微影/蝕刻製程或一些其他合適的圖案化製程來執行。
亦如圖6A以及圖6B的橫截面圖600A、600B所示，對下部接墊層502進行圖案化，以從半導體記憶區104m而沒有從半導體邏輯區104l移除下部接墊層502。所述圖案化將接墊開口602擴展至填充先前由被移除的部分下部接墊層502所佔據的空間，且其可例如藉由蝕刻製程或一些其他合適的圖案化製程來執行。蝕刻製程可例如包括濕式蝕刻製程或一些其他合適的蝕刻製程，且/或可例如使用濕式蝕刻劑，所述濕式蝕刻劑包括氫氟酸(HF) 或一些其他合適的化學物質。此外，蝕刻製程可例如被執行為清潔製程或一些其他合適的製程的一部分。
如圖7A以及圖7B的橫截面圖700A、700B所示，在半導體記憶區104m上的接墊開口602內形成浮置閘極介電層701。浮置閘極介電層701可為或可包括例如氧化矽、一些其他合適的介電質或前述各者的任何組合。浮置閘極介電層701可例如藉由熱氧化、CVD、PVD、濺鍍、一些其他合適的沈積製程或前述各者的任何組合來形成。在浮置閘極介電層701藉由熱氧化形成的一些實施例中，浮置閘極介電層701並不形成於或最低限度地形成於半導體邏輯區104l以及隔離結構404上，這是由於相對於半導體邏輯區104l處的暴露的材料(例如，氮化矽)以及隔離結構404處的暴露的材料(例如，氧化物)，熱氧化的氧化物更易於形成於半導體記憶區104m處的暴露的半導體材料上。
亦如圖7A以及圖7B的橫截面圖700A、700B所示，形成浮置閘極電極層702，以覆蓋隔離結構404，並襯於接墊開口602(參見圖6A以及圖6B)。浮置閘極電極層702可例如由金屬、摻雜多晶矽、一些其他合適的導體或前述各者的任何組合形成。此外，浮置閘極電極層702可例如藉由CVD、PVD、無電鍍覆(electroless plating)、電鍍、一些其他合適的沈積製程或一些其他合適的鍍覆製程來形成。
如由圖8A以及圖8B的橫截面圖800A、800B所示，對浮置閘極電極層702執行平坦化，直至到達隔離結構404為止。所述平坦化從半導體邏輯區104l移除浮置閘極電極層702，並使用與半導體記憶區104m相同的上視佈局來圖案化浮置閘極電極 層702。此上視佈局的實例在關於半導體記憶區104m的例如圖2A、圖2B、圖3A以及圖3B中示出。所述平坦化可例如藉由CMP或一些其他合適的平坦化製程來執行。
此外，儘管在圖8A以及圖8B的橫截面圖800A、800B內不可見，但可例如對浮置閘極電極層702進行圖案化，以將浮置閘極電極層702分離成多個離散區段。參見例如圖2B以及圖3B，且應注意，測試裝置浮置閘極電極216以及記憶體浮置閘極電極218在平行於線D-D'的方向上分離。圖案化的目標在於進行此分離。離散區段可包括例如對應於製造中的浮置閘極測試裝置的測試裝置區段。此外，離散區段可包括例如具有共同定向且對應於製造中的記憶胞陣列的列或行的多個線形區段。所述圖案化可例如藉由微影/蝕刻製程或一些其他合適的圖案化製程來執行。
如由圖9A以及圖9B的橫截面圖900A、900B所示，形成堆疊於浮置閘極電極層702、上部接墊層504以及隔離結構404上的控制閘極介電層902、控制閘極電極層904以及控制閘極硬罩幕層906。控制閘極電極層904上覆於控制閘極介電層902，且控制閘極硬罩幕層906上覆於控制閘極電極層904。控制閘極電極層904可為或可包括例如金屬、摻雜多晶矽或一些其他合適的導體，且/或可例如藉由CVD、PVD、無電鍍覆、電鍍或一些其他合適的沈積或鍍覆製程來形成。控制閘極介電層902以及控制閘極硬罩幕層906可為或可包括例如氧化矽、氮化矽、一些其他合適的介電質或前述各者的任何組合。此外，控制閘極介電層902以及控制閘極硬罩幕層906可例如藉由CVD、PVD或一些其他合適的沈積製程來形成。
如由圖10A以及圖10B的橫截面圖1000A、1000B所示，在半導體記憶區104m而不在半導體邏輯區104l上對控制閘極介電層902(參見圖9A以及圖9B)、控制閘極電極層904(參見圖9A以及圖9B)以及控制閘極硬罩幕層906(參見圖9A以及圖9B)進行圖案化。所述圖案化定義彼此堆疊的測試裝置控制閘極介電層408、測試裝置控制閘極電極202以及測試裝置控制閘極硬罩幕410。參見圖10A。此外，所述圖案化定義彼此堆疊的一對記憶體控制閘極介電層436、一對記憶體控制閘極電極208以及一對記憶體控制閘極硬罩幕438。參見圖10B。所述圖案化可例如藉由微影/蝕刻製程或一些其他合適的圖案化製程來執行。
測試裝置控制閘極介電層408上覆於浮置閘極電極層702，測試裝置控制閘極電極202上覆於測試裝置控制閘極介電層408，且測試裝置控制閘極硬罩幕410上覆於測試裝置控制閘極電極202。此外，測試裝置控制閘極介電層408、測試裝置控制閘極電極202以及測試裝置控制閘極硬罩幕410具有胞元狀上視佈局。如上文所論述，胞元狀上視佈局可為或可包括例如島狀物陣列以及互連島狀物的多個橋接器。在一些實施例中，測試裝置控制閘極介電層408、測試裝置控制閘極電極202以及測試裝置控制閘極硬罩幕410具有相同或大體上相同的胞元狀上視佈局。此胞元狀上視佈局的實例在關於測試裝置控制閘極電極202的例如圖2A以及圖3A中示出。雖然測試裝置控制閘極介電層408、測試裝置控制閘極電極202以及測試裝置控制閘極硬罩幕410各自被示出為具有多個分離的區段，但所述分離的區段在圖10A的橫截面圖1000A之外可例如為連接的。
記憶體控制閘極介電層436上覆於浮置閘極電極層702，且這些記憶體控制閘極介電層436是彼此側向隔開的。記憶體控制閘極電極208分別上覆於記憶體控制閘極介電層436，且記憶體控制閘極硬罩幕438分別上覆於記憶體控制閘極電極208。在一些實施例中，記憶體控制閘極介電層436、記憶體控制閘極電極208以及記憶體控制閘極硬罩幕438具有相同或大體上相同的記憶胞上視佈局。此記憶胞上視佈局的實例在關於記憶體控制閘極電極208的例如圖2A以及圖3A中示出。
如由圖11A以及圖11B的橫截面圖1100A、1100B所示，形成測試裝置控制閘極間隙壁412(參見圖11A)以及記憶體控制閘極間隙壁440(參見圖11B)。測試裝置控制閘極間隙壁412包括多個區段，所述多個區段分別位於測試裝置控制閘極介電層408的側壁上、測試裝置控制閘極電極202的側壁上以及測試裝置控制閘極硬罩幕410的側壁上。類似地，記憶體控制閘極間隙壁440包括多個區段，所述多個區段分別位於記憶體控制閘極介電層436的側壁上、記憶體控制閘極電極208的側壁上以及記憶體控制閘極硬罩幕438的側壁上。測試裝置控制閘極間隙壁412以及記憶體控制閘極間隙壁440可為或可包括例如氧化矽、氮化矽、氮氧化矽、一些其他合適的介電質或前述各者的任何組合。
在一些實施例中，用於形成測試裝置控制閘極間隙壁412以及記憶體控制閘極間隙壁440的製程包括沈積間隙壁層，以覆蓋並襯於圖10A以及圖10B的結構，並隨後對間隙壁層執行回蝕(etch back)。所述沈積可例如共形地執行，且/或可例如藉由CVD、PVD或一些其他合適的沈積製程來執行。所述回蝕移除間隙壁層 的水平區段，而不移除間隙壁層的豎直區段，且剩餘豎直區段對應於測試裝置控制閘極間隙壁412以及記憶體控制閘極間隙壁440。
亦由圖11A以及圖11B的橫截面圖1100A、1100B所示，對浮置閘極電極層702(參見圖10A以及圖10B)以及浮置閘極介電層701(參見圖10A以及圖10B)進行圖案化。所述圖案化定義彼此堆疊的測試裝置浮置閘極電極216以及測試裝置浮置閘極介電層406。參見圖11A。此外，所述圖案化定義彼此堆疊的一對記憶體浮置閘極電極218以及一對記憶體浮置閘極介電層434。參見圖11B。所述圖案化可例如藉由微影/蝕刻製程或一些其他合適的圖案化製程來執行。
測試裝置浮置閘極電極216位於測試裝置控制閘極介電層408之下，且測試裝置浮置閘極介電層406位於測試裝置浮置閘極電極216之下。此外，測試裝置浮置閘極電極216以及測試裝置浮置閘極介電層406具有胞元狀上視佈局。在一些實施例中，測試裝置浮置閘極電極216以及測試裝置浮置閘極介電層406具有相同或大體上相同的胞元狀上視佈局。此胞元狀上視佈局的實例在關於測試裝置浮置閘極電極216的例如圖2B以及圖3B中示出。雖然測試裝置浮置閘極電極216以及測試裝置浮置閘極介電層406各自被示出為具有多個分離的區段，但所述分離的區段在圖11A的橫截面圖1100A之外可例如為連接的。
記憶體浮置閘極電極218分別位於記憶體控制閘極介電層436之下，且記憶體浮置閘極介電層434分別位於記憶體浮置閘極電極218之下。在一些實施例中，記憶體浮置閘極電極218 以及記憶體浮置閘極介電層434具有相同或大體上相同的記憶胞上視佈局。此記憶胞上視佈局的實例在關於記憶體浮置閘極電極218的例如圖2B以及圖3B中示出。
如由圖12A以及圖12B的橫截面圖1200A、1200B所示，形成測試裝置浮置閘極間隙壁414(參見圖12A)以及記憶體浮置閘極間隙壁444(參見圖11B)。測試裝置浮置閘極間隙壁414包括多個區段，所述多個區段分別位於測試裝置控制閘極間隙壁412的側壁上、測試裝置浮置閘極電極216的側壁上以及測試裝置浮置閘極介電層406的側壁上。類似地，記憶體控制閘極間隙壁444包括多個區段，所述多個區段分別位於記憶體控制閘極間隙壁440的側壁上、記憶體浮置閘極電極218的側壁上以及記憶體浮置閘極介電層434的側壁上。測試裝置浮置閘極間隙壁414以及記憶體浮置閘極間隙壁444可為或可包括例如氧化矽、氮化矽、氮氧化矽、一些其他合適的介電質或前述各者的任何組合。
在一些實施例中，用於形成測試裝置浮置閘極間隙壁414以及記憶體浮置閘極間隙壁444的製程包括沈積間隙壁層，以覆蓋並襯於圖11A以及圖11B的結構，並隨後對間隙壁層執行回蝕。所述沈積可例如共形地執行，且/或可例如藉由CVD、PVD或一些其他合適的沈積製程來執行。所述回蝕移除間隙壁層的水平區段，而不移除間隙壁層的豎直區段，且剩餘豎直區段對應於測試裝置浮置閘極間隙壁414以及記憶體浮置閘極間隙壁444。
亦由圖12A以及圖12B的橫截面圖1200A、1200B所示，在記憶體浮置閘極電極218之間的半導體基底402的頂部表面中形成共記憶體源極/汲極區430c。參見圖12B。共記憶體源極/汲極 區430c為半導體基底402的摻雜區域，且可例如具有與半導體基底402中的鄰接區域相反的摻雜類型。在一些實施例中，用於形成共記憶體源極/汲極區430c的製程包括形成光阻層，以覆蓋圖11A以及圖11B的結構。利用微影對光阻層進行圖案化，以定義暴露記憶體浮置閘極電極218之間的半導體基底的開口。接著在圖案化的光阻層就位的情況下執行摻雜製程，以藉由開口形成共記憶體源極/汲極區430c。摻雜製程可為或可包括例如離子植入或一些其他合適的摻雜製程。接著移除光阻層。
如由圖13A以及圖13B的橫截面圖1300A、1300B所示，移除記憶體浮置閘極間隙壁444的毗鄰共記憶體源極/汲極區430c的區段。所述移除可例如藉由微影/蝕刻製程或一些其他合適的蝕刻製程來執行。
亦由圖13A以及圖13B的橫截面圖1300A、1300B所示，形成記憶體抹除閘極介電層442，以覆蓋共記憶體源極/汲極區430c。參見圖13B。此外，記憶體抹除閘極介電層442襯於記憶體浮置閘極電極218的面向共記憶體源極/汲極區430c的側壁、記憶體浮置閘極介電層434的面向共記憶體源極/汲極區430c的側壁以及記憶體控制閘極間隙壁440的面向共記憶體源極/汲極區430c的側壁。記憶體抹除閘極介電層442可為或可包括例如氧化矽或一些其他合適的介電質。
在一些實施例中，用於形成記憶體抹除閘極介電層442的製程包括沈積介電層，以覆蓋並襯於圖12A以及圖12B的結構。介電層可例如藉由熱氧化、CVD、PVD或一些其他合適的沈積製程來沈積。接著將介電層圖案化，以形成記憶體抹除閘極介電層 442。所述圖案化可例如藉由微影/蝕刻製程或一些其他合適的圖案化製程來執行。
如由圖14A以及圖14B的橫截面圖1400A、1400B所示，在半導體基底402上在測試裝置浮置閘極電極216的側邊以及記憶體浮置閘極電極218的側邊形成選擇閘極介電層1402。選擇閘極介電層1402可為或可包括例如氧化矽或一些其他合適的介電質。此外，選擇閘極介電層1402可藉由例如熱氧化或一些其他合適的沈積製程來形成。在一些實施例中，選擇閘極介電層1402是藉由如下沈積製程形成：所述沈積製程相對於周圍的介電材料優先在半導體基底402的半導體材料正上方形成選擇閘極介電層1402。
亦由圖14A以及圖14B的橫截面圖1400A、1400B所示，在選擇閘極介電層1402上方形成閘極電極層1404，以覆蓋並襯於圖13A以及圖13B的結構。閘極電極層1404可為或可包括例如金屬、摻雜多晶矽或一些其他合適的導體。閘極電極層1404可藉由例如CVD、PVD、無電鍍覆、電鍍或一些其他合適的沈積或鍍覆製程來形成。
如由圖15A以及圖15B的橫截面圖1500A、1500B所示，對選擇閘極介電層1402(參見圖14A以及圖14B)以及閘極電極層1404(參見圖14A以及圖14B)進行圖案化，以定義測試裝置選擇閘極介電層416以及測試裝置選擇閘極電極108。參見圖15A。此外，所述圖案化定義記憶體選擇閘極介電層446、記憶體選擇閘極電極210以及記憶體抹除閘極電極212。參見圖15B。測試裝置選擇閘極電極108分別上覆於測試裝置選擇閘極介電層 416並毗鄰測試裝置浮置閘極間隙壁414的側壁。記憶體選擇閘極電極210分別上覆於記憶體選擇閘極介電層446並毗鄰記憶體浮置閘極間隙壁444的側壁。記憶體抹除閘極電極212上覆於共記憶體源極/汲極區430c。
在一些實施例中，用於對選擇閘極介電層1402以及閘極電極層1404進行圖案化的製程包括對閘極電極層1404執行第一蝕刻，以回蝕閘極電極層1404，並移除閘極電極層1404的水平區段而不移除閘極電極層1404的豎直區段。剩餘豎直區段對應於測試裝置選擇閘極電極108、記憶體選擇閘極電極210以及記憶體抹除閘極電極212。此外，在測試裝置選擇閘極電極108以及記憶體選擇閘極電極210就位的情況下對選擇閘極介電層1402執行第二蝕刻，以形成測試裝置選擇閘極介電層416以及記憶體選擇閘極介電層446。第二蝕刻可例如停止於半導體基底402，且/或測試裝置選擇閘極電極108以及記憶體選擇閘極電極210可做為第一蝕刻的罩幕。
如由圖16A以及圖16B的橫截面圖1600A、1600B所示，形成回蝕層1602，以覆蓋圖15A以及圖15B的結構。回蝕層1602可為例如可流動材料、有機材料、抗反射塗層(anti-reflective coating，ARC)、一些其他合適的材料或前述各者的任何組合。此外，回蝕層1602可例如藉由旋轉塗佈或一些其他合適的沈積製程來形成。
在一些實施例中，相對於較小的平坦區域，回蝕層1602更容易沈積在較大的平坦區域上。因為測試裝置控制閘極硬罩幕410具有胞元狀上視佈局，所以測試裝置控制閘極硬罩幕410的頂 部定義多個小的平坦區域(例如，對應於島狀物及/或對應於橋接器)，而非單個大的平坦區域。胞元狀上視佈局的實例在圖2A以及圖3A中關於測試裝置控制閘極電極202示出。此外，多個小的平坦區域可例如與由記憶體控制閘極硬罩幕438的頂部定義的小的平坦區域的尺寸類似。因此，回蝕層1602均勻地或大體上均勻地沈積在測試裝置控制閘極硬罩幕410以及記憶體控制閘極硬罩幕438上。此外，在測試裝置控制閘極硬罩幕410正上方的回蝕層1602的第一厚度T 1 與在記憶體控制閘極硬罩幕438正上方的回蝕層1602的第二厚度T 2 相同或大體上相同。另一方面，控制閘極硬罩幕層906的頂部定義位於半導體邏輯區104l上的大的平坦區域，所述大的平坦區域是相對於測試裝置控制閘極硬罩幕410的多個小的平坦區域以及記憶體控制閘極硬罩幕438的小的平坦區域來說較大。因此，在控制閘極硬罩幕層906正上方的回蝕層1602的第三厚度T 3 大體上大於在測試裝置控制閘極硬罩幕410正上方的回蝕層1602的第一厚度T 1 和在記憶體控制閘極硬罩幕438正上方的第二厚度T 2 。
如由圖17A以及圖17B的橫截面圖1700A、1700B所示，對回蝕層1602、測試裝置控制閘極硬罩幕410以及記憶體控制閘極硬罩幕438執行回蝕。此外，對測試裝置控制閘極間隙壁412、測試裝置浮置閘極間隙壁414、記憶體控制閘極間隙壁440、記憶體浮置閘極間隙壁444以及記憶體抹除閘極介電層442執行回蝕。所述回蝕可例如為非選擇性回蝕或一些其他合適的回蝕。非選擇性回蝕可為例如是相比另一材料並不優先或較快移除一種材料的回蝕。所述回蝕對回蝕層1602進行蝕刻，直至到達測試裝置 控制閘極硬罩幕410以及記憶體控制閘極硬罩幕438為止。之後，所述回蝕平行地蝕刻回蝕層1602、測試裝置控制閘極硬罩幕410以及記憶體控制閘極硬罩幕438，以減小測試裝置控制閘極硬罩幕410的第一高度H 1 以及減小記憶體控制閘極硬罩幕438的第二高度H 2 。在一些實施例中，在完成回蝕之後，測試裝置控制閘極硬罩幕410的第一高度H 1 與記憶體控制閘極硬罩幕438的第二高度H 2 相同或大體上相同。因為回蝕層1602的第三厚度T 3 超過回蝕層1602的第一厚度T 1 以及回蝕層1602的第二厚度T 2 (參見圖16A以及圖16B)，所以所述回蝕在回蝕結束之前可能未從半導體邏輯區104l完全移除回蝕層1602，藉此所述回蝕可能未減小位於半導體邏輯區104l正上方的控制閘極硬罩幕層906的第三高度H 3 。
如由圖18A以及圖18B的橫截面圖1800A、1800B所示，移除回蝕層1602(參見圖17A以及圖17B)。所述移除可例如藉由蝕刻製程或一些其他合適的移除製程來執行。
亦由圖18A以及圖18B的橫截面圖1800A、1800B所示，在除去回蝕層1602的情況下，形成硬罩幕層1802，覆蓋圖17A以及圖17B的結構，並具有平坦或大體上平坦的頂部表面1802t。在一些實施例中，在測試裝置控制閘極硬罩幕410正上方的硬罩幕層1802的第一厚度T 1 與在記憶體控制閘極硬罩幕438正上方的硬罩幕層1802的第二厚度T 2 相同或大體上相同。此外，在一些實施例中，在半導體邏輯區104l正上方的硬罩幕層1802的第三厚度T 3 大體上小於在測試裝置控制閘極硬罩幕410正上方的硬罩幕層1802的第一厚度T 1 以及在記憶體控制閘極硬罩幕438正上 方的硬罩幕層1802的第二厚度T 2 。應理解，這是由於回蝕層1602在圖17A以及圖17B的回蝕期間在半導體邏輯區104l上的增大的厚度而引起。硬罩幕層1802可為或可包括例如氧化矽、氮化矽、多晶矽或一些其他合適的硬罩幕材料。
在一些實施例中，用於形成硬罩幕層1802的製程包括沈積硬罩幕層1802，並隨後對硬罩幕層1802的頂部表面1802t執行平坦化。所述沈積可例如藉由CVD、PVD或一些其他合適的沈積製程來執行。所述平坦化可例如藉由CMP或一些其他合適的平坦化製程來執行。
如由圖19A以及圖19B的橫截面圖1900A、1900B所示，對硬罩幕層1802(參見圖18A以及圖18B)進行圖案化，以從半導體邏輯區104l移除硬罩幕層1802，並定義覆蓋半導體記憶區104m的記憶體硬罩幕1902。所述圖案化可例如藉由微影/蝕刻製程或一些其他合適的圖案化製程來執行。
亦由圖19A以及圖19B的橫截面圖1900A、1900B所示，從半導體邏輯區104l移除下部接墊層502(參見圖18A以及圖18B)、上部接墊層504(參見圖18A以及圖18B)、控制閘極介電層902(參見圖18A以及圖18B)、控制閘極電極層904(參見圖18A以及圖18B)以及控制閘極硬罩幕層906(參見圖18A以及圖18B)。在一些實施例中，用於執行所述移除的製程包括在記憶體硬罩幕1902就位的情況下蝕刻下部接墊層502、上部接墊層504、控制閘極介電層902、控制閘極電極層904以及控制閘極硬罩幕層906，直至到達半導體邏輯區104l為止。在蝕刻期間，記憶體硬罩幕1902充當罩幕並保護半導體記憶區104m上的結構免於受損。 此外，記憶體硬罩幕1902被部分蝕刻，使得在測試裝置控制閘極硬罩幕410正上方的記憶體硬罩幕1902的第一厚度T 1 以及在記憶體控制閘極硬罩幕438正上方的記憶體硬罩幕1902的第二厚度T 2 減小。
由於測試裝置控制閘極硬罩幕410具有胞元狀上視佈局，因此記憶體硬罩幕1902的第一厚度T 1 較大，且與記憶體硬罩幕1902的第二厚度T 2 相同或大體上相同。參見上文關於圖16A以及圖16B至圖18A以及圖18B的論述以解釋此成因。因此，並未從測試裝置控制閘極硬罩幕410完全移除記憶體硬罩幕1902，且在蝕刻上部接墊層504、控制閘極介電層902、控制閘極電極層904以及控制閘極硬罩幕層906時，記憶體硬罩幕1902的第一厚度T 1 足以保護測試裝置控制閘極硬罩幕410。這又繼而可防止在後續BEOL製程期間半導體記憶區104m與測試裝置浮置閘極電極216之間發生電短路。
如由圖20A以及圖20B的橫截面圖2000A、2000B所示，形成堆疊於半導體記憶區104m以及半導體邏輯區104l上的邏輯閘極介電層2002、邏輯閘極電極層2004以及邏輯閘極硬罩幕層2006。邏輯閘極介電層2002上覆於記憶體硬罩幕1902以及半導體邏輯區104l，邏輯閘極電極層2004上覆於邏輯閘極介電層2002，且邏輯閘極硬罩幕層2006上覆於邏輯閘極電極層2004。邏輯閘極電極層2004可為或可包括例如金屬、摻雜多晶矽、一些其他合適的導體或一些其他合適的材料，且/或可例如藉由CVD、PVD、無電鍍覆、電鍍或一些其他合適的沈積或鍍覆製程來形成。邏輯閘極介電層2002可為或可包括例如氧化矽、氮化矽、高κ介 電質、一些其他合適的介電質或前述各者的任何組合。邏輯閘極硬罩幕層2006可為或可包括例如氧化矽、氮化矽、一些其他合適的介電質或前述各者的任何組合。此外，邏輯閘極介電層2002以及邏輯閘極硬罩幕層2006可例如藉由CVD、PVD或一些其他合適的沈積製程來形成。
如由圖21A以及圖21B的橫截面圖2100A、2100B所示，對邏輯閘極介電層2002(參見圖20A以及圖20B)、邏輯閘極電極層2004(參見圖20A以及圖20B)以及邏輯閘極硬罩幕層2006(參見圖20A以及圖20B)進行圖案化。所述圖案化從半導體記憶區104m移除邏輯閘極介電層2002、邏輯閘極電極層2004以及邏輯閘極硬罩幕層2006，並定義堆疊於半導體邏輯區104l上的邏輯閘極介電層456、邏輯閘極電極458以及邏輯閘極硬罩幕2102。邏輯閘極介電層456上覆於半導體邏輯區104l，邏輯閘極電極458上覆於邏輯閘極介電層456，且邏輯閘極硬罩幕2102上覆於邏輯閘極電極458。所述圖案化可例如藉由微影/蝕刻製程或一些其他合適的圖案化製程來執行。
在圖案化邏輯閘極介電層2002、邏輯閘極電極層2004以及邏輯閘極硬罩幕層2006期間，記憶體硬罩幕1902保護半導體記憶區104m上的結構免於受損。此外，在一些實施例中，記憶體硬罩幕1902被部分移除，使得在測試裝置控制閘極硬罩幕410正上方的記憶體硬罩幕1902的第一厚度T 1 以及在記憶體控制閘極硬罩幕438正上方的記憶體硬罩幕1902的第二厚度T 2 減小。由於測試裝置控制閘極硬罩幕410具有胞元狀上視佈局，因此記憶體硬罩幕1902的第一厚度T 1 較大，並與記憶體硬罩幕1902的 第二厚度T 2 相同或大體上相同。參見上文關於圖16A以及圖16B至圖18A以及圖18B的論述以解釋此成因。因此，並未從測試裝置控制閘極硬罩幕410完全移除記憶體硬罩幕1902，且記憶體硬罩幕1902的第一厚度T 1 足以在圖案化期間保護測試裝置控制閘極硬罩幕410。
如由圖22A以及圖22B的橫截面圖2200A、2200B所示，移除記憶體硬罩幕1902(參見圖21A以及圖21B)。所述移除可藉由蝕刻製程或一些其他合適的移除製程來執行。
亦由圖22A以及圖22B的橫截面圖2200A、2200B所示，對測試裝置控制閘極硬罩幕410、測試裝置控制閘極電極202以及測試裝置控制閘極介電層408進行圖案化，以定義暴露測試裝置浮置閘極電極216的多個接觸開口(contact opening)2202。所述圖案化可例如藉由微影/蝕刻製程或一些其他合適的圖案化製程來執行。
如由圖23A以及圖23B的橫截面圖2300A、2300B所示，在半導體基底402的頂部表面中形成一對單獨記憶體源極/汲極區430i以及一對邏輯源極/汲極區450。參見圖23B。單獨記憶體源極/汲極區430i分別毗鄰記憶體選擇閘極電極210，且分別藉由記憶體浮置閘極電極218與共記憶體源極/汲極區430c隔開。此外，單獨記憶體源極/汲極區430i具有與共記憶體源極/汲極區430c相同的摻雜類型。邏輯源極/汲極區450分別毗鄰邏輯閘極電極458的相對側壁且具有共同摻雜類型。在一些實施例中，多個測試裝置源極/汲極區427亦形成於半導體基底402的頂部表面中。測試裝置源極/汲極區427各自位於測試裝置選擇閘極電極108的兩個 相對閘極電極之間且具有共同摻雜類型。在其他實施例中，省略測試裝置源極/汲極區427。單獨記憶體源極/汲極區430i、邏輯源極/汲極區450以及測試裝置源極/汲極區427可例如藉由離子植入或一些其他合適的摻雜製程來形成。
如由圖24A以及圖24B的橫截面圖2400A、2400B所示，例如藉由蝕刻製程或一些其他合適的移除製程，以從邏輯閘極電極458移除邏輯閘極硬罩幕2102(參見例如圖23B)。
亦由圖24A以及圖24B的橫截面圖2400A、2400B所示，在測試裝置選擇閘極電極108的頂部表面上、測試裝置浮置閘極電極216的藉由接觸開口2202暴露的頂部表面上、單獨記憶體源極/汲極區430i的頂部表面上、記憶體選擇閘極電極210的頂部表面上、記憶體抹除閘極電極212的頂部表面上、邏輯源極/汲極區450的頂部表面上以及邏輯閘極電極458的頂部表面上形成矽化物接墊428。在存在測試裝置源極/汲極區427的一些實施例中，矽化物接墊428亦形成於在測試裝置選擇閘極電極108之間的測試裝置源極/汲極區427的頂部表面上。為易於說明，僅將矽化物接墊428中的一些標記為428。矽化物接墊428可例如為矽化鎳或一些其他合適的矽化物，且/或可例如藉由自對準金屬矽化物製程(salicide process)或一些其他用於形成矽化物的合適製程來形成。
如由圖25A以及圖25B的橫截面圖2500A、2500B所示，在一些實施例中，形成接觸窗蝕刻停止層422，以覆蓋並共形於圖24A以及圖24B的結構。接觸窗蝕刻停止層422可例如為氮化矽、氮氧化矽、碳化矽、一些其他合適的介電質或前述各者的任何組合。此外，接觸窗蝕刻停止層422可例如藉由共形沈積形成，且/ 或可例如藉由CVD、PVD、一些其他合適的沈積製程或前述各者的任何組合來形成。
亦由圖25A以及圖25B的橫截面圖2500A、2500B所示，形成覆蓋接觸窗蝕刻停止層422並具有平坦或大體上平坦的頂部表面420t的預接線介電層420a。預接線介電層420a可為或可包括例如氧化矽、低κ介電質、一些其他合適的介電質或前述各者的任何組合。在一些實施例中，用於形成預接線介電層420a的製程包括沈積預接線介電層420a，並隨後對預接線介電層420a的頂部表面420t執行平坦化。所述沈積可例如藉由CVD、PVD或一些其他合適的沈積製程來執行。所述平坦化可例如藉由CMP或一些其他合適的平坦化製程來執行。
如由圖26A以及圖26B的橫截面圖2600A、2600B所示，形成接觸通孔426，接觸通孔426從預接線介電層420a的頂部表面延伸穿過預接線介電層420a，以接觸測試裝置浮置閘極電極216。參見圖26A。此外，形成額外接觸通孔464，額外接觸通孔464從預接線介電層420a的頂部表面延伸穿過預接線介電層420a，以延伸至單獨記憶體源極/汲極區430i、記憶體選擇閘極電極210、記憶體抹除閘極電極212以及邏輯源極/汲極區450。參見圖26B。接觸通孔426以及額外接觸通孔464可為或可包括例如鎢、鋁銅、銅、鋁或一些其他合適的導體。
在一些實施例中，用於形成接觸通孔426以及額外接觸通孔464的製程包括形成覆蓋預接線介電層420a的光阻層。用接觸通孔426以及額外接觸通孔464的佈局對光阻層進行圖案化，並在圖案化的光阻層就位的情況下對預接線介電層420a執行蝕 刻，以形成對應於接觸通孔426以及額外接觸通孔464的接觸開口。所述圖案化可例如藉由微影或一些其他合適的圖案化製程來執行。沈積覆蓋預接線介電層420a並填充接觸開口的導電層，並對導電層執行平坦化，直至到達預接線介電層420a為止。導電層可例如藉由CVD、PVD、無電鍍覆、電鍍或一些其他合適的沈積或鍍覆製程來沈積。所述平坦化可例如藉由CMP或一些其他合適的平坦化製程來執行。
如由圖27A以及圖27B的橫截面圖2700A、2700B所示，形成接線424，上覆於並接觸接觸通孔426。參見圖27A。此外，分別形成多個額外接線462，上覆於並接觸額外接觸通孔464。參見圖27B。為易於說明，僅將額外接線462中的一些標記為462。接線424以及額外接線462可為或可包括例如鋁銅、銅、鋁或一些其他合適的導體。
在一些實施例中，用於形成接線424以及額外接線462的製程包括沈積第一ILD層420b，以覆蓋預接線介電層420a、接觸通孔426以及額外接觸通孔464。第一ILD層420b的沈積可例如藉由CVD、PVD或一些其他合適的沈積製程來執行。對第一ILD層420b進行平坦化，以使第一ILD層420b的頂部表面平坦，並對第一ILD層420b進行圖案化，以形成具有接線424以及額外接線462的佈局的多個接線開口。所述圖案化可例如藉由微影/蝕刻製程或一些其他合適的圖案化製程來執行。形成導電層，以覆蓋第一ILD層420b並填充接線開口，並對導電層執行另一平坦化，以在接線開口中形成接線424以及額外接線462。導電層的沈積可例如藉由CVD、PVD、無電鍍覆、電鍍或一些其他合適的沈積或 鍍覆製程來執行。第一ILD層420b以及導電層的平坦化可例如藉由CMP或一些其他合適的平坦化製程來執行。
亦由圖27A以及圖27B的橫截面圖2700A、2700B所示，形成第二ILD層420c，以覆蓋第一ILD層420b、接線424以及額外接線462。此外，第二ILD層420c形成有平坦或大體上平坦的頂部表面420t'。第二ILD層420c可為或可包括例如氧化矽、低κ介電質、一些其他合適的介電質或前述各者的任何組合。在一些實施例中，用於形成第二ILD層420c的製程包括沈積第二ILD層420c，並隨後對第二ILD層420c的頂部表面420t'執行平坦化。所述沈積可例如藉由CVD、PVD或一些其他合適的沈積製程來執行。所述平坦化可例如藉由CMP或一些其他合適的平坦化製程來執行。
參考圖28，提供圖5A以及圖5B至圖27A以及圖27B的方法的一些實施例的流程圖2800。所述方法可例如用以形成圖1A、圖1B、圖2A、圖2B、圖3A、圖3B以及圖4A至圖4D中的任一者的IC。
在2802處，在半導體基底的半導體記憶區上形成浮置閘極測試裝置結構以及記憶胞結構。浮置閘極測試裝置結構具有胞元狀上視佈局，其實例在圖2A、圖2B、圖3A以及圖3B中示出。此外，在半導體基底的半導體邏輯區上形成多層薄膜。參見例如圖5A以及圖5B至圖15A以及圖15B。
在2804處，減小浮置閘極測試裝置結構以及記憶胞結構的高度。參見例如圖16A以及圖16B至圖17A以及圖17B。
在2806處，形成記憶體硬罩幕，覆蓋浮置閘極測試裝置 結構以及記憶胞結構，但不覆蓋半導體邏輯區。參見例如圖18A以及圖18B與圖19A以及圖19B。
在2808處，藉由蝕刻製程從半導體邏輯區移除多層薄膜，且記憶體硬罩幕在所述移除期間保護浮置閘極測試裝置結構以及記憶胞結構。參見例如圖19A以及圖19B。
在2810處，在半導體邏輯區上形成邏輯裝置結構，且記憶體硬罩幕在所述形成期間保護浮置閘極測試裝置結構以及記憶胞結構。參見例如圖20A以及圖20B至圖21A以及圖21B。
在2812處，形成接觸開口，暴露出浮置閘極測試裝置結構的浮置閘極電極。參見例如圖22A以及圖22B。
在2814處，沿記憶胞結構以及邏輯裝置結構的側壁形成源極/汲極區。參見例如圖23A以及圖23B。
在2816處，在源極/汲極區上、記憶胞結構的閘極電極上以及浮置閘極測試裝置結構的閘極電極上形成矽化物接墊。參見例如圖24A以及圖24B。
在2818處，形成BEOL內連線結構，覆蓋邏輯裝置結構、記憶胞結構以及浮置閘極測試裝置結構。參見例如圖25A以及圖25B至圖27A以及圖27B。
雖然圖28的流程圖2800在本文中被示出並被描述為一系列動作或事件，但應理解，此類動作或事件的所示次序不應被解釋為限制性意義。舉例而言，除了本文中所示及/或描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時出現。此外，為實施本文中描述的一或多個態樣或實施例，並非所有所說明的動作都是需要的，且本文中所描繪的一或多個動作 中可在一或多個單獨動作及/或階段中進行。
參考圖29A以及圖29B至圖41A以及圖41B，提供圖5A以及圖5B至圖27A以及圖27B的方法的一些替代實施例的一系列橫截面圖2900A、2900B至4100A、4100B，其中所述方法具有閘極替換製程。其中具有後綴「A」的圖是沿著圖1A、圖1B、圖2A、圖2B、圖3A、圖3B或前述各者的任何組合中的線A-A'截取。具有後綴「B」的圖是沿著圖2A、圖2B、圖3A、圖3B或前述各者的任何組合中的線C-C'截取。
如由圖29A以及圖29B的橫截面圖2900A、2900B所示，使在半導體記憶區104m處的半導體基底402的頂部表面部分凹陷，並以距離D低於在半導體邏輯區104l處的半導體基底402的頂部表面部分。在一些實施例中，用於執行凹陷的製程包括形成覆蓋半導體邏輯區104l但不覆蓋半導體記憶區104m的罩幕，並隨後在罩幕就位的情況下執行氧化。所述氧化消耗在半導體記憶區104m處的半導體基底402的頂部表面部分，藉此使在半導體記憶區104m處的半導體基底402的頂部表面部分凹陷。接著藉由蝕刻製程或一些其他合適的移除製程來移除罩幕以及藉由氧化形成的氧化物。罩幕可為或可包括例如氮化矽或一些其他適於保護半導體邏輯區104l免於氧化的材料。
如由圖30A以及圖30B的橫截面圖3000A、3000B所示，執行圖5A以及圖5B至圖13A以及圖13B處的動作。藉由執行這些動作，將以下特徵形成於半導體基底402上。形成堆疊於半導體記憶區104m上的測試裝置浮置閘極介電層406、測試裝置浮置閘極電極216、測試裝置控制閘極介電層408、測試裝置控制閘極 電極202以及測試裝置控制閘極硬罩幕410。參見圖30A。形成堆疊於半導體記憶區104m上的記憶體浮置閘極介電層434、記憶體浮置閘極電極218、記憶體控制閘極介電層436、記憶體控制閘極電極208以及記憶體控制閘極硬罩幕438。參見圖30B。在半導體記憶區104m上形成隔離結構404、共記憶體源極/汲極區430c、測試裝置控制閘極間隙壁412、測試裝置浮置閘極間隙壁414、記憶體控制閘極間隙壁440、記憶體抹除閘極介電層442以及記憶體浮置閘極間隙壁444。在半導體邏輯區104l上形成下部接墊層502、上部接墊層504、控制閘極介電層902、控制閘極電極層904以及控制閘極硬罩幕層906。
亦由圖30A以及圖30B的橫截面圖3000A、3000B所示，在半導體基底402上在測試裝置浮置閘極電極216的側邊以及記憶體浮置閘極電極218的側邊形成選擇閘極介電層1402。選擇閘極介電層1402可為或可包括例如氧化矽或一些其他合適的介電質。此外，選擇閘極介電層1402可藉由例如熱氧化或一些其他合適的沈積製程來形成。
亦由圖30A以及圖30B的橫截面圖3000A、3000B所示，形成堆疊於選擇閘極介電層1402、測試裝置控制閘極硬罩幕410、記憶體控制閘極硬罩幕438以及控制閘極硬罩幕層906上方的閘極電極層3002以及回蝕層3004。閘極電極層1404可為或可包括例如金屬、摻雜多晶矽或一些其他合適的導體。回蝕層3004可為例如可流動材料、有機材料、ARC、一些其他合適的材料或前述各者的任何組合。
在一些實施例中，用於形成閘極電極層3002的製程包括 沈積閘極電極層3002，並隨後對閘極電極層3002的頂部表面執行平坦化。閘極電極層1404可藉由例如CVD、PVD、無電鍍覆、電鍍或一些其他合適的沈積或鍍覆製程來沈積。閘極電極層1404可例如藉由CMP或一些其他合適的平坦化製程來平坦化。在一些實施例中，用於形成回蝕層3004的製程包括藉由例如旋轉塗佈或一些其他合適的沈積製程來沈積回蝕層3004。
如由圖31A以及圖31B的橫截面圖3100A、3100B所示，對回蝕層3004以及閘極電極層3002執行回蝕。所述回蝕蝕刻回蝕層3004，直至到達閘極電極層3002為止。之後，所述回蝕平行地蝕刻回蝕層3004以及閘極電極層3002，直至移除回蝕層3004為止。之後，繼續所述回蝕，直至閘極電極層3002的頂部表面低於測試裝置控制閘極硬罩幕410的頂部表面及/或記憶體控制閘極硬罩幕438的頂部表面為止。在一些實施例中，繼續所述回蝕，直至閘極電極層3002的頂部表面與測試裝置控制閘極電極202的頂部表面及/或記憶體控制閘極電極208的頂部表面大致齊平為止。
如由圖32A以及圖32B的橫截面圖3200A、3200B所示，在閘極電極層3002上方形成選擇閘極硬罩幕層3202，以覆蓋並襯於圖31A以及圖31B的結構。選擇閘極硬罩幕層3202可為或可包括例如氮化矽、氮氧化矽、氧化矽、一些其他合適的介電質或前述各者的任何組合。選擇閘極硬罩幕層3202可藉由例如CVD、PVD、無電鍍覆、電鍍或一些其他合適的沈積或鍍覆製程來形成。
如由圖33A以及圖33B的橫截面圖3300A、3300B所示，對選擇閘極介電層1402(參見圖32A以及圖32B)、閘極電極層 3002(參見圖32A以及圖32B)以及選擇閘極硬罩幕層3202(參見圖32A以及圖32B)進行圖案化，以定義測試裝置選擇閘極介電層416、測試裝置選擇閘極電極108以及測試裝置選擇閘極硬罩幕3302。參見圖15A。所述圖案化進一步定義記憶體選擇閘極介電層446、記憶體選擇閘極電極210、記憶體選擇閘極硬罩幕3304、記憶體抹除閘極電極212以及記憶體抹除閘極硬罩幕3306。參見圖15B。所述圖案化可例如藉由微影/蝕刻製程或一些其他合適的圖案化製程來執行。
測試裝置選擇閘極電極108分別上覆於測試裝置選擇閘極介電層416，並毗鄰測試裝置浮置閘極間隙壁414。此外，測試裝置選擇閘極硬罩幕3302分別上覆於測試裝置選擇閘極電極108。記憶體選擇閘極電極210分別上覆於記憶體選擇閘極介電層446，並毗鄰記憶體浮置閘極間隙壁444。此外，記憶體選擇閘極硬罩幕3304分別上覆於記憶體選擇閘極電極210。記憶體抹除閘極電極212上覆於共記憶體源極/汲極區430c，且記憶體抹除閘極硬罩幕3306上覆於記憶體抹除閘極電極212。
如由圖34A以及圖34B的橫截面圖3400A、3400B所示，執行圖16A以及圖16B至圖24A以及圖24B處的動作。藉由執行圖16A以及圖16B至圖24A以及圖24B處的動作，平坦化各種硬罩幕(例如，測試裝置選擇閘極硬罩幕3302)的頂部表面。此外，藉由執行圖16A以及圖16B至圖24A以及圖24B處的動作，形成以下特徵。在測試裝置控制閘極硬罩幕410、測試裝置控制閘極電極202以及測試裝置控制閘極介電層408中形成接觸開口2202。形成堆疊於半導體邏輯區104l上的邏輯閘極介電層456、邏輯閘 極電極458以及邏輯閘極硬罩幕2102。形成單獨記憶體源極/汲極區430i、邏輯源極/汲極區450以及矽化物接墊428。在一些實施例中，形成測試裝置源極/汲極區427。在其他實施例中，省略測試裝置源極/汲極區427。
如由圖35A以及圖35B的橫截面圖3500A、3500B所示，移除各種硬罩幕。各種硬罩幕包括例如邏輯閘極硬罩幕2102、測試裝置控制閘極硬罩幕410以及測試裝置選擇閘極硬罩幕3302。參見例如圖34A以及圖34B。在一些實施例中，用於執行所述移除的製程包括形成覆蓋並共形於圖34A以及圖34B的結構的回蝕層。回蝕層可為例如可流動材料、有機材料、ARC、一些其他合適的材料或前述各者的任何組合。對回蝕層以及各種硬罩幕執行回蝕。所述回蝕蝕刻回蝕層，直至到達各種硬罩幕為止。之後，所述回蝕平行地蝕刻回蝕層以及各種硬罩幕，直至移除各種硬罩幕為止。在各種硬罩幕被移除的情況下，移除回蝕層。對回蝕層的移除可例如藉由蝕刻製程或一些其他合適的移除製程來執行。
亦由圖35A以及圖35B的橫截面圖3500A、3500B所示，在除去各種硬罩幕的情況下，形成覆蓋且共形於圖34A以及圖34B的結構的接觸窗蝕刻停止層422。接觸窗蝕刻停止層422可例如為氮化矽、氮氧化矽、碳化矽、一些其他合適的介電質或前述各者的任何組合。此外，接觸窗蝕刻停止層422可例如藉由共形沈積來形成，且/或可例如藉由CVD、PVD、一些其他合適的沈積製程或前述各者的任何組合來形成。
亦由圖35A以及圖35B的橫截面圖3500A、3500B所示，形成覆蓋接觸窗蝕刻停止層422的第一預接線介電層420a'。第一 預接線介電層420a'可為或可包括例如氧化矽、低κ介電質、一些其他合適的介電質或前述各者的任何組合。第一預接線介電層420a'可例如藉由CVD、PVD或一些其他合適的沈積製程來沈積第一預接線介電層420a'而形成。
如由圖36A以及圖36B的橫截面圖3600A、3600B所示，對第一預接線介電層420a'以及接觸窗蝕刻停止層422執行平坦化，以暴露出各種閘極電極。各種閘極電極包括例如測試裝置控制閘極電極202、記憶體選擇閘極電極210以及邏輯閘極電極258。所述平坦化可例如藉由CMP及/或一些其他合適的平坦化製程來執行。
如由圖37A以及圖37B的橫截面圖3700A、3700B所示，移除邏輯閘極電極458(參見圖36B)，藉此定義替代邏輯閘極電極458的邏輯閘極開口3702。所述移除可例如藉由微影/蝕刻製程或一些其他移除製程來執行。
如由圖38A以及圖38B的橫截面圖3800A、3800B所示，形成閘極替換層3802，以覆蓋圖37A以及圖37B的結構並填充邏輯閘極開口3702(參見圖37B)。閘極替換層3802可例如為或可包括金屬或一些其他合適的導電材料，且可例如藉由CVD、PVD、無電鍍覆、電鍍、一些其他合適的沈積或鍍覆製程或前述各者的任何組合來形成。
如由圖39A以及圖39B的橫截面圖3900A、3900B所示，對閘極替換層3802(參見圖38A以及圖38B)的頂部執行平坦化，直至與第一預接線介電層420a'的頂部表面大致齊平為止，藉此在半導體邏輯區104l上形成替換邏輯閘極電極3902。所述平坦化可 例如藉由CMP及/或一些其他合適的平坦化製程來執行。
亦由圖39A以及圖39B的橫截面圖3900A、3900B所示，在各種閘極電極的頂部表面上形成較多矽化物接墊428。在一些實施例中，各種閘極電極包括測試裝置選擇閘極電極108、記憶體選擇閘極電極210以及記憶體抹除閘極電極212、替換邏輯閘極電極3902或前述各者的任何組合。在一些實施例中，矽化物接墊428並不形成於替換邏輯閘極電極3902的頂部表面上。在一些實施例中，矽化物接墊428形成於記憶體控制閘極電極208的頂部表面上及/或測試裝置控制閘極電極202的頂部表面上。矽化物接墊428可例如為矽化鎳或一些其他合適的矽化物，且/或可例如藉由自對準金屬矽化物製程或一些其他用於形成矽化物的合適製程來形成。
如由圖40A以及圖40B的橫截面圖4000A、4000B所示，形成具有平坦或大體上平坦的頂部表面的第二預接線介電層420a"，以覆蓋第一預接線介電層420a'。第二預接線介電層420a"可為或可包括例如氧化矽、低κ介電質、一些其他合適的介電質或前述各者的任何組合。在一些實施例中，用於形成第二預接線介電層420a"的製程包括沈積第二預接線介電層420a"，並隨後對第二預接線介電層420a"的頂部表面執行平坦化。所述沈積可例如藉由CVD、PVD或一些其他合適的沈積製程來執行。所述平坦化可例如藉由CMP或一些其他合適的平坦化製程來執行。
亦由圖40A以及圖40B的橫截面圖4000A、4000B所示，形成接觸通孔426，從第二預接線介電層420a"的頂部表面延伸穿過第一預接線介電層420a'以及第二預接線介電層420a"，以接觸 測試裝置浮置閘極電極216。此外，形成額外接觸通孔464，從第二預接線介電層420a"的頂部表面延伸穿過第一預接線介電層420a'以及第二預接線介電層420a"，以接觸單獨記憶體源極/汲極區430i、記憶體選擇閘極電極210、記憶體抹除閘極電極212、邏輯源極/汲極區450或前述各者的任何組合。接觸通孔426以及額外接觸通孔464可為或可包括例如鎢、鋁銅、銅、鋁或一些其他合適的導體，且/或可例如如關於圖26A以及圖26B所描述那樣形成。
如由圖41A以及圖41B的橫截面圖4100A、4100B所示，形成上覆於並接觸接觸通孔426的接線424。此外，分別形成上覆於並接觸額外接觸通孔464的多個額外接線462。接線424以及額外接線462被第一ILD層420b側向地環繞並被第二ILD層420c覆蓋。接線424、額外接線462、第一ILD層420b以及第二ILD層420c如關於圖27A以及圖27B所示及所描述那樣形成。
根據本揭露的一些實施例，提供一種用於形成積體電路(IC)的方法，所述方法包括：在半導體基底上形成浮置閘極測試裝置結構，其中所述浮置閘極測試裝置結構包括第一浮置閘極電極以及上覆於所述第一浮置閘極電極的第一控制閘極電極，其中所述第一浮置閘極電極以及所述第一控制閘極電極部分定義島狀物陣列，並進一步部分定義互連所述島狀物的多個橋接器；在所述半導體基底上形成記憶胞結構，其中所述記憶胞結構包括第二浮置閘極電極以及上覆於所述第二浮置閘極電極的第二控制閘極電極；以及沈積回蝕層，以覆蓋所述浮置閘極測試裝置結構以及所述記憶胞結構，其中所述回蝕層具有在所述第一控制閘極電極 正上方的第一厚度以及在所述第二控制閘極電極正上方的第二厚度，以及其中所述第一厚度與所述第二厚度相同或大體上相同。
在上述形成積體電路的方法中，更包括：對所述回蝕層、所述浮置閘極測試裝置結構以及所述記憶胞結構執行蝕刻，以均勻地或大體上均勻地分別減小所述浮置閘極測試裝置結構的高度以及所述記憶胞結構的高度；以及移除所述回蝕層。
在上述形成積體電路的方法中，更包括：形成記憶體硬罩幕，覆蓋所述浮置閘極測試裝置結構以及所述記憶胞結構，但不覆蓋所述半導體基底的半導體邏輯區；以及形成所述半導體邏輯區的邏輯裝置結構，其中所述形成所述邏輯裝置結構部分蝕刻所述記憶體硬罩幕，但不蝕刻所述記憶胞結構以及所述浮置閘極測試裝置結構。
在上述形成積體電路的方法中，其中所述形成所述邏輯裝置結構包括：形成多個邏輯裝置層，覆蓋所述記憶體硬罩幕以及所述半導體邏輯區；對所述邏輯裝置層進行圖案化，以在所述半導體邏輯區上定義所述邏輯裝置結構；以及移除所述記憶體硬罩幕。
在上述形成積體電路的方法中，其中所述形成所述記憶體硬罩幕包括：形成硬罩幕層，覆蓋所述浮置閘極測試裝置結構、所述記憶胞結構以及所述半導體邏輯區；對所述硬罩幕層的頂部表面執行平坦化，以使所述硬罩幕層的所述頂部表面平坦；以及對所述硬罩幕層執行圖案化，以從所述半導體邏輯區移除所述硬 罩幕層，而不從所述浮置閘極測試裝置結構以及所述記憶胞結構移除所述硬罩幕層。
在上述形成積體電路的方法中，其中所述形成所述浮置閘極測試裝置結構包括：形成所述第一浮置閘極電極，所述第一浮置閘極電極包括浮置閘極島狀物的浮置閘極陣列，且更包括多個浮置閘極橋接器，其中所述浮置閘極橋接器互連所述浮置閘極島狀物；以及形成所述第一控制閘極電極，所述第一控制閘極電極包括控制閘極島狀物的控制閘極陣列，且更包括多個控制閘極橋接器，其中所述控制閘極島狀物分別上覆於所述浮置閘極島狀物，且其中所述控制閘極橋接器互連所述控制閘極島狀物。
在上述形成積體電路的方法中，更包括：形成層間介電(ILD)層，覆蓋所述浮置閘極測試裝置結構以及所述記憶胞結構；形成多個接觸通孔，延伸穿過所述層間介電層，其中所述接觸通孔分別上覆於所述浮置閘極島狀物並分別上覆於所述控制閘極島狀物，且其中所述接觸通孔分別延伸穿過所述控制閘極島狀物並分別延伸至與所述浮置閘極島狀物直接接觸；以及形成導電接線，覆蓋並直接接觸所述接觸通孔。
根據本揭露的一些實施例，提供一種積體電路，其包括：半導體基底；以及浮置閘極測試裝置，位於所述半導體基底上，其中所述浮置閘極測試裝置包括浮置閘極電極以及上覆於所述浮置閘極電極的控制閘極電極，其中所述浮置閘極電極以及所述控制閘極電極部分定義島狀物的陣列，並進一步部分定義多個橋接 器，且其中所述橋接器互連所述島狀物。
在上述積體電路中，其中所述陣列限於單列或單行。
在上述積體電路中，其中所述陣列包括多列以及多行。
在上述積體電路中，其中所述多個橋接器包括用於所述陣列中的一對相鄰島狀物的橋接器，且其中所述橋接器從與所述一對中的第一島狀物直接接觸延伸至所述一對中的第二島狀物。
在上述積體電路中，其中所述島狀物具有大體上相同的上視佈局，且其中所述橋接器具有大體上相同的上視佈局。
在上述積體電路中，其中所述浮置閘極電極包括浮置閘極島狀物的浮置閘極陣列，其中所述浮置閘極電極更包括多個浮置閘極橋接器，其中所述浮置閘極島狀物分別部分定義所述島狀物，其中所述浮置閘極橋接器分別部分定義所述橋接器，且其中所述浮置閘極橋接器互連所述浮置閘極島狀物。
在上述積體電路中，更包括：後段製程(BEOL)內連線結構，覆蓋所述半導體基底以及所述浮置閘極測試裝置，其中所述後段製程內連線結構包括層間介電(ILD)層、多個接觸通孔以及接線，其中所述接線上覆於所述浮置閘極測試裝置，且其中所述接觸通孔分別上覆於所述島狀物，且從與所述接線直接接觸延伸穿過所述控制閘極電極，以與所述浮置閘極電極直接接觸。
在上述積體電路中，其中所述控制閘極電極包括控制閘極島狀物的控制閘極陣列，其中所述控制閘極電極包括互連所述控制閘極島狀物的多個控制閘極橋接器，其中所述控制閘極島狀物分別部分定義所述島狀物，且其中所述控制閘極橋接器分別部 分定義所述橋接器，且其中所述控制閘極橋接器互連所述控制閘極島狀物。
在上述積體電路中，更包括：記憶胞，位於所述半導體基底上，其中所述記憶胞包括第二浮置閘極電極、第二控制閘極電極、抹除閘極電極以及選擇閘極電極，其中所述第二控制閘極電極上覆於所述第二浮置閘極電極，且其中所述抹除閘極電極以及所述選擇閘極電極分別毗鄰所述第二控制閘極電極的相對側壁。
在上述積體電路中，其中所述浮置閘極電極獨立於所述第二浮置閘極電極，且其中所述積體電路更包括：裝置間線，從與所述控制閘極電極直接接觸連續延伸至與所述第二控制閘極電極直接接觸。
根據本揭露的替代實施例，提供一種用於形成積體電路(IC)的方法，所述方法包括：形成浮置閘極層，以覆蓋半導體基底；對所述浮置閘極層進行圖案化，以定義第一浮置閘極區域以及獨立於所述第一浮置閘極區域的第二浮置閘極區域；形成控制閘極層，覆蓋所述第一浮置閘極區域以及所述第二浮置閘極區域；對所述控制閘極層進行圖案化，以定義第一控制閘極電極以及第二控制閘極電極，其中所述第一控制閘極電極上覆於所述第一浮置閘極區域，其中所述第一控制閘極電極具有控制閘極島狀物的控制閘極陣列，並更具有互連所述控制閘極島狀物的多個控制閘極橋接器，且其中所述第二控制閘極電極上覆於所述第二浮置閘極區域，並連接至所述第一控制閘極電極；以及在所述第一 控制閘極電極以及所述第二控制閘極電極就位的情況下對所述第一浮置閘極區域以及所述第二浮置閘極區域執行第一蝕刻，以形成分別位於所述第一控制閘極電極以及所述第二控制閘極電極之下的第一浮置閘極電極以及第二浮置閘極電極。
在上述形成積體電路的方法中，更包括：形成接墊層，覆蓋所述半導體基底；對所述接墊層以及所述半導體基底進行圖案化，以定義溝渠，所述溝渠劃分所述半導體基底的半導體裝置區域，並沿著所述半導體裝置區域的邊界以閉合路徑延伸；用介電層填充所述溝渠；執行第二蝕刻，以從所述半導體裝置區域移除部分的所述接墊層，並在被移除的所述部分的所述接墊層處形成開口；以及形成所述浮置閘極層，覆蓋所述介電層並填充所述開口。
在上述形成積體電路的方法中，其中所述圖案化所述浮置閘極層包括：對所述浮置閘極層執行平坦化直至到達所述介電層為止，以將所述浮置閘極層配置於所述開口，其中在完成所述平坦化之後，所述浮置閘極層具有與所述半導體裝置區域相同的佈局；以及對所述浮置閘極層執行第三蝕刻，以定義所述第一浮置閘極區域以及所述第二浮置閘極區域。
以上概述了數個實施例的特徵，使本領域技術人員可更加瞭解本揭露的態樣。本領域技術人員應理解，其可輕易地使用本揭露作為設計或修改其他製程與結構的依據，以實現本文所介紹的實施例的相同目的及/或達到相同優點。本領域技術人員還應 理解，這種等效的配置並不悖離本揭露的精神與範疇，且本領域技術人員在不悖離本揭露的精神與範疇的情況下可對本文做出各種改變、置換以及變更。
100A‧‧‧上視佈局圖
102‧‧‧浮置閘極測試裝置
104m‧‧‧半導體記憶區
106‧‧‧閘極堆疊
106b‧‧‧橋接器
106i‧‧‧島狀物
108‧‧‧測試裝置選擇閘極電極
108p‧‧‧周邊選擇閘極電極
108r‧‧‧凹陷的選擇閘極電極

Claims (10)

  1. 一種用於形成積體電路(IC)的方法，所述方法包括：在半導體基底上形成浮置閘極測試裝置結構，其中所述浮置閘極測試裝置結構包括第一浮置閘極電極以及上覆於所述第一浮置閘極電極的第一控制閘極電極，其中所述第一浮置閘極電極以及所述第一控制閘極電極部分定義島狀物陣列，並進一步部分定義互連所述島狀物的多個橋接器；在所述半導體基底上形成記憶胞結構，其中所述記憶胞結構包括第二浮置閘極電極以及上覆於所述第二浮置閘極電極的第二控制閘極電極；以及沈積回蝕層，以覆蓋所述浮置閘極測試裝置結構以及所述記憶胞結構，其中所述回蝕層具有在所述第一控制閘極電極正上方的第一厚度以及在所述第二控制閘極電極正上方的第二厚度，以及其中所述第一厚度與所述第二厚度相同或大體上相同。
  2. 如申請專利範圍第1項所述的形成積體電路的方法，更包括：對所述回蝕層、所述浮置閘極測試裝置結構以及所述記憶胞結構執行蝕刻，以均勻地或大體上均勻地分別減小所述浮置閘極測試裝置結構的高度以及所述記憶胞結構的高度；以及移除所述回蝕層。
  3. 如申請專利範圍第1項所述的形成積體電路的方法，更包括：形成記憶體硬罩幕，覆蓋所述浮置閘極測試裝置結構以及所述記憶胞結構，但不覆蓋所述半導體基底的半導體邏輯區；以及 形成所述半導體邏輯區的邏輯裝置結構，其中所述形成所述邏輯裝置結構部分蝕刻所述記憶體硬罩幕，但不蝕刻所述記憶胞結構以及所述浮置閘極測試裝置結構，其中所述形成所述邏輯裝置結構包括：形成多個邏輯裝置層，覆蓋所述記憶體硬罩幕以及所述半導體邏輯區；對所述邏輯裝置層進行圖案化，以在所述半導體邏輯區上定義所述邏輯裝置結構；以及移除所述記憶體硬罩幕，其中所述形成所述記憶體硬罩幕包括：形成硬罩幕層，覆蓋所述浮置閘極測試裝置結構、所述記憶胞結構以及所述半導體邏輯區；對所述硬罩幕層的頂部表面執行平坦化，以使所述硬罩幕層的所述頂部表面平坦；以及對所述硬罩幕層執行圖案化，以從所述半導體邏輯區移除所述硬罩幕層，而不從所述浮置閘極測試裝置結構以及所述記憶胞結構移除所述硬罩幕層。
  4. 如申請專利範圍第1項所述的形成積體電路的方法，其中所述形成所述浮置閘極測試裝置結構包括：形成所述第一浮置閘極電極，所述第一浮置閘極電極包括浮置閘極島狀物的浮置閘極陣列，且更包括多個浮置閘極橋接器，其中所述浮置閘極橋接器互連所述浮置閘極島狀物；以及形成所述第一控制閘極電極，所述第一控制閘極電極包括控制閘極島狀物的控制閘極陣列，且更包括多個控制閘極橋接器， 其中所述控制閘極島狀物分別上覆於所述浮置閘極島狀物，且其中所述控制閘極橋接器互連所述控制閘極島狀物，其中所述方法更包括：形成層間介電(ILD)層，覆蓋所述浮置閘極測試裝置結構以及所述記憶胞結構；形成多個接觸通孔，延伸穿過所述層間介電層，其中所述接觸通孔分別上覆於所述浮置閘極島狀物並分別上覆於所述控制閘極島狀物，且其中所述接觸通孔分別延伸穿過所述控制閘極島狀物並分別延伸至與所述浮置閘極島狀物直接接觸；以及形成導電接線，覆蓋並直接接觸所述接觸通孔。
  5. 一種積體電路(IC)，包括：半導體基底；以及浮置閘極測試裝置，位於所述半導體基底上，其中所述浮置閘極測試裝置包括浮置閘極電極以及上覆於所述浮置閘極電極的控制閘極電極，其中所述浮置閘極電極以及所述控制閘極電極部分定義島狀物的陣列，並進一步部分定義多個橋接器，且其中所述橋接器互連所述島狀物，其中所述浮置閘極電極包括浮置閘極島狀物的浮置閘極陣列，其中所述浮置閘極電極更包括多個浮置閘極橋接器，其中所述浮置閘極島狀物分別部分定義所述島狀物，其中所述浮置閘極橋接器分別部分定義所述橋接器，且其中所述浮置閘極橋接器互連所述浮置閘極島狀物。
  6. 如申請專利範圍第5項所述的積體電路，其中所述陣列限於單列或單行，或其中所述陣列包括多列以及多行，或 其中所述多個橋接器包括用於所述陣列中的一對相鄰島狀物的橋接器，且其中所述橋接器從與所述一對中的第一島狀物直接接觸延伸至所述一對中的第二島狀物，或其中所述島狀物具有大體上相同的上視佈局，且其中所述橋接器具有大體上相同的上視佈局。
  7. 如申請專利範圍第5項所述的積體電路，更包括：後段製程(BEOL)內連線結構，覆蓋所述半導體基底以及所述浮置閘極測試裝置，其中所述後段製程內連線結構包括層間介電(ILD)層、多個接觸通孔以及接線，其中所述接線上覆於所述浮置閘極測試裝置，且其中所述接觸通孔分別上覆於所述島狀物，且從與所述接線直接接觸延伸穿過所述控制閘極電極，以與所述浮置閘極電極直接接觸，或其中所述控制閘極電極包括控制閘極島狀物的控制閘極陣列，其中所述控制閘極電極包括互連所述控制閘極島狀物的多個控制閘極橋接器，其中所述控制閘極島狀物分別部分定義所述島狀物，且其中所述控制閘極橋接器分別部分定義所述橋接器，且其中所述控制閘極橋接器互連所述控制閘極島狀物。
  8. 如申請專利範圍第5項所述的積體電路，更包括：記憶胞，位於所述半導體基底上，其中所述記憶胞包括第二浮置閘極電極、第二控制閘極電極、抹除閘極電極以及選擇閘極電極，其中所述第二控制閘極電極上覆於所述第二浮置閘極電極，且其中所述抹除閘極電極以及所述選擇閘極電極分別毗鄰所述第二控制閘極電極的相對側壁，其中所述浮置閘極電極獨立於所述第二浮置閘極電極，且其 中所述積體電路更包括：裝置間線，從與所述控制閘極電極直接接觸連續延伸至與所述第二控制閘極電極直接接觸。
  9. 一種用於形成積體電路(IC)的方法，所述方法包括：形成浮置閘極層，以覆蓋半導體基底；對所述浮置閘極層進行圖案化，以定義第一浮置閘極區域以及獨立於所述第一浮置閘極區域的第二浮置閘極區域；形成控制閘極層，覆蓋所述第一浮置閘極區域以及所述第二浮置閘極區域；對所述控制閘極層進行圖案化，以定義第一控制閘極電極以及第二控制閘極電極，其中所述第一控制閘極電極上覆於所述第一浮置閘極區域，其中所述第一控制閘極電極具有控制閘極島狀物的控制閘極陣列，並更具有互連所述控制閘極島狀物的多個控制閘極橋接器，且其中所述第二控制閘極電極上覆於所述第二浮置閘極區域，並連接至所述第一控制閘極電極；以及在所述第一控制閘極電極以及所述第二控制閘極電極就位的情況下對所述第一浮置閘極區域以及所述第二浮置閘極區域執行第一蝕刻，以形成分別位於所述第一控制閘極電極以及所述第二控制閘極電極之下的第一浮置閘極電極以及第二浮置閘極電極。
  10. 如申請專利範圍第9項所述的形成積體電路的方法，更包括：形成接墊層，覆蓋所述半導體基底；對所述接墊層以及所述半導體基底進行圖案化，以定義溝渠，所述溝渠劃分所述半導體基底的半導體裝置區域，並沿著所 述半導體裝置區域的邊界以閉合路徑延伸；用介電層填充所述溝渠；執行第二蝕刻，以從所述半導體裝置區域移除部分的所述接墊層，並在被移除的所述部分的所述接墊層處形成開口；以及形成所述浮置閘極層，覆蓋所述介電層並填充所述開口，其中所述圖案化所述浮置閘極層包括：對所述浮置閘極層執行平坦化直至到達所述介電層為止，以將所述浮置閘極層配置於所述開口，其中在完成所述平坦化之後，所述浮置閘極層具有與所述半導體裝置區域相同的佈局；以及對所述浮置閘極層執行第三蝕刻，以定義所述第一浮置閘極區域以及所述第二浮置閘極區域。
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