KR100227625B1 - 반도체 소자의 테스트 패턴 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 테스트 패턴 제조방법을 제공하는 것으로, 실리콘기판 상에 액티브 영역이 각 셀에 대하여 독립되도록 필드산화막을 형성하고, 각 셀에 대하여 플로팅 게이트가 공유되도록 형성한다.
Description
본 발명은 반도체 소자의 프로그램, 소거 및 독출 동작의 특성을 분석하기 위한 테스트 패턴 제조방법에 관한 것이다.
일반적으로 메인영역에 형성되는 반도체 소자의 제반 특성을 파악하기 위하여 반도체 소자가 형성될 때 동시에 테스트 영역에도 반도체 소자를 형성시켜 메인영역에 형성된 반도체 소자의 프로그램, 소거 및 독출동작 특성을 테스트 영역에 형성된 소자를 통하여 검증하게 된다.
그러나 종래 방법에 의해 형성되는 테스트 패턴을 소스 및 드레인 접합영역이 각셀에 대하여 서로 독립되지 않고 플로팅 게이트는 필드산화막 상에서 분리시켰다. 따라서 테스트 패턴을 통한 소자 특성의 검증은 단지 셀의 신뢰도 특성을 시험할뿐 특성 저하의 주요 원인이 프로그램, 소거 및 독출동작 중 어느 동작과 관련하여 발생하는 가를 알 수 없는 문제가 있다.
본 발명은 각 셀에 대하여 플로팅 게이트를 공유하며 소스 및 드레인 접합영역은 각 셀에 대하여 독립되도록 한 반도체 소자의 테스트 패턴 제조방법을 제공하는 것을 그 목적으로 한다.
상술한 목적을 실현하기 위한 본 발명은 실리콘기판 상에 액티브 영역이 각 셀에 대하여 독립되도록 필드산화막을 형성하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 제1폴리실리콘층을 형성한 후 테스트 패턴의 가장자리에 형성된 제1폴리실리콘층을 식각하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 유전체막, 제2폴리실리콘층 및 절연막을 순차적으로 형성한 후 자기 정합 식각방법으로 절연막, 제2폴리실리콘층, 유전체막 및 제1폴리실리콘층을 순차적으로 식각하여 플로팅 게이트 및 컨트롤 게이트를 갖는 스택 게이트를 형성하는 단계와, 상기 단계로부터 실리콘기판 상에 소스 및 드레인 접합영역을 형성하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 산화막 및 질화막을 순차적으로 형성한 후 질화막 및 산화막을 순차적으로 식각하여 스택 게이트 측벽에 산화막 및 질화막 스페이서를 형성하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 제3폴리실리콘층을 형성한 후 제3폴리실리콘층을 패터닝하여 셀렉트 게이트를 형성하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 금속층을 형성한 후 금속층을 패터닝하는 단계로 이루어진다.
제1(a)도 내지 제1(g)도는 본 발명에 따른 반도체 소자의 테스트 패턴을 제조하기 위해 필요한 각각의 레이아웃도.
제2도 및 제3도는 각각의 레이아웃을 이용하여 형성된 반도체 소자의 테스트 패턴 제조방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 필드산화막
3 : 제1폴리실리콘층(플로팅 게이트) 4 : 유전체막(ONO 막)
5 : 제2폴리실리콘층(컨트롤 게이트) 6 : 절연막
7 : 제3폴리실리콘층(셀렉트 게이트) M1 : 필드산화막 마스크
M2 : 제1폴리실리콘층 마스크 M3 : 제2폴리실리콘층 마스크
M4 : 소스 및 드레인 마스크 M5 : 셀 스페이서 마스크
M6 : 제3폴리실리콘층 마스크 M7 : 금속층 마스크
M8 : 금속층 콘택 마스크
본 발명에 따른 반도체 소자의 테스트 패턴 제조방법을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제1(a)도 내지 제1(g)도는 반도체 소자의 테스트 패턴을 제조하기 위해 필요한 각각의 레이아웃을 도시한 레이아웃도이며, 제2도 및 제3도는 각각의 레이아웃을 이용하여 형성된 반도체 소자의 테스트 패턴을 도시하는 단면도로서, 제2도는 제1(c)도의 A1-A2 부분을 절휘한 단면도이고, 제3도는 제1(f)도의 B1-B2 부분을 절취한 단면도이다.
제1(a)도에 도시된 바와 같이 필드산화막 마스크(M1)를 이용하여 제2도 및 제3도에 도시된 실리콘기판(1) 상에 액티브 영역 및 필드 영역을 분리하는 필드산화막(2)을 형성한다. 이때, 실리콘기판(1)상에 형성된 액티브 영역은 각 셀 간에 서로 독립적으로 형성된다.
다음으로 실리콘기판(1)의 전체 상부면에 제1폴리실리콘층(3)을 형성한 후 제1(b)도에 도시된 바와 같이 제1폴리실리콘층 마스크(M2)를 이용하여 제1폴리실리콘층(3)을 패터닝 한다. 이때 제1폴리실리콘층(3)은 테스트 패턴으로 실리콘기판(1)의 가장자리 부분만 식각된다.
다음으로 실리콘기판(1)의 전체 상부면에 유전체막(4), 제2폴리실리콘층(5) 및 절연막(6)을 순차적으로 형성한 후 제1(c)도에 도시된 바와 같이 제2폴리실리콘층 마스크(M3)을 이용한 자기 정합 식각방법으로 절연막(6), 제2폴리실리콘층(5), 유전체막(4) 및 제1폴리실리콘층(3)을 순차적으로 식각한다. 여기서 제1폴리실리콘층93)은 플로팅 게이트가 되고, 제2폴리실리콘층(5)은 컨트롤 게이트가 된다.
다음으로 실리콘기판(1)상에 제1(d)도에 도시한 바와 같은 소스 및 드레인 마스크(M4)를 이용하여 소스 및 드레인 접합영역을 형성한다. 그리고 화살표 A로 도시된 부분은 셀렉트 트랜지스터의 게이트 형성영역을 나타낸다.
다음으로 실리콘기판(1)의 전체 상부면에 산화막 질화막을 순차적으로 형성한 후 제1(e)도에 도시된 바와 같이 셀 스페이서 마스크(M5)를 이용하여 질화막 및 산화막을 식각하므로써 스택 게이트 측벽에 산화막 및 질화막 스페이서를 형성한다.
다음으로 실리콘기판(1)의 전체 상부면에 제3폴리실리콘층(7)을 형성한 후 제1(f)도에 도시한 바와 같이 제3폴리실리콘층 마스크(M6)를 이용하여 제3폴리실리콘층 (7)을 패터닝 한다. 여기서 패터닝된 제3폴리실리콘층(7)은 셀렉트 게이트가 된다.
다음으로 실리콘기판(1)의 전체 상부면에 금속층을 형성한 후 금속층 마스크(M7) 및 금속층 콘택 마스크(M8)를 이용하여 금속층을 패터닝 한다.
이렇게 하여 형성된 반도체 소자의 플로팅 게이트는 각 셀에 대하여 공유하게 되고, 소스 및 드레인 접합영역은 각 셀 별로 분리함에 따라 전자가 저장되는 플로팅 게이트를 공동으로 사용하면서 프로그램, 소거 및 독출 동작 중 어느 한 동작만을 독립적으로 진행할 수 있다.
본 실시예에서는 스플릿 게이트(Split Gate)형으로 형성하였으나 이것에 한정되는 것은 아니다. 즉, 셀렉트 프랜지스터가 없는 스택 게이트(Stack Gate)형 플래쉬 EEPROM에 적용할 수 있음은 물론이다. 또한 본 실시예에서는 플로팅 게이트가 각셀에 대하여 공유하도록 형성되었으나 플로팅 게이트가 각 셀에 대하여 독립되도록 할 수 있음은 물론이다.
상술한 바와 같이 본 발명에 의하면 반도체 소자의 플로팅 게이트는 각 셀에 대하여 공유하게 하고, 소스 및 드레인 접합영역은 각 셀 별로 분리함에 따라 전자가 저장되는 플로팅 게이트를 공동으로 사용하면서 프로그램, 소거 및 독출 동작 중 어느 한 동작만을 독립적으로 진행할 수 있기 때문에 셀의 소자 특성이 악화되는 주요 요인을 쉽게 분석할 수 있는 탁월한 효과가 있다.
Claims (2)
- 반도체 소자의 테스트 패턴 제조방법에 있어서, 실리콘기판 상에 액티브 영역이 각 셀에 대하여 독립되도록 필드산화막을 형성하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 제1폴리실리콘층을 형성한 후 테스트 패턴의 가장자리에 형성된 제1폴리실리콘층을 식각하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 유전체막, 제2폴리실리콘층 및 절연막을 순차적으로 형성한 후 자기 정합 식각방법으로 절연막, 제2폴리실리콘층, 유전체막 및 제1폴리실리콘층을 순차적으로 식각하여 플로팅 게이트 및 컨트롤 게이트를 갖는 스택 게이트를 형성하는 단계와, 상기 단계로부터 실리콘기판 상에 소스 및 드레인 접합영역을 형성하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 산화막 및 질화막을 순차적으로 형성한 후 질화막 및 산화막을 순차적으로 식각하여 스택 게이트 측벽에 산화막 및 질화막 스페이서를 형성하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 제3폴리실리콘층을 형성한 후 상기 제3폴리실리콘층을 패터닝하여 셀렉트 게이트를 형성하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 금속층을 형성한 후 상기 금속층을 패터닝하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 테스트 패턴 제조방법.
- 제1항에 있어서, 상기 플로팅 게이트는 각 셀에 대하여 공유하도록 형성되는 것을 특징으로 하는 반도체 소자의 테스트 패턴 제조방법.
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