JP3950092B2 - Nand型不揮発性メモリー装置 - Google Patents
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(1)半導体基板をエッチングして、凸部を形成する工程
(2)前記半導体基板の露出表面に絶縁被膜を形成する工程
(3)第1の導電性被膜を形成する工程
(4)前記第1の導電性被膜を異方性エッチング法によりエッチングすることにより、前記凸部の側面にフローティングゲイトとなるべき被膜を形成する工程
(6)半導体基板および/もしくは第1の導電性被膜を選択的に酸化して素子分離用の酸化物を得る工程
(7)第2の導電性被膜を形成する工程
(8)第2の導電性被膜に選択的にマスクを形成する工程
(9)前記第2の導電性被膜を異方性エッチング法によりエッチングすることにより、前記凸部の側面に、前記フローティングゲイトを覆って、コントロールゲイトを形成すると同時に、プレーナー型MOSトランジスタのゲイトを得る工程
工程(6)においては、いわゆる局所的酸化法(LOCOS)を用いてもよいし、それを発展させた技術を用いてもよい。工程(2)および(5)における絶縁被膜の形成方法としては、熱酸化法、熱窒化法を用いてもよいし、気相成膜法によってもよい。
又、工程(4)と(5)の間にある場合は、選択酸化において、酸化マスク(通常窒化珪素が用いられる)が半導体基板、第一の導電性被膜と直接接触するので、剥離の危険があるが、実施不可能ではない。このような理由から工程(6)の位置は工程(3)と(4)の間でも、工程(4)と(5)の間でもよい。
本発明をNAND型回路に適用するには、まず、工程(6)において、ワード線と概略垂直な方向に素子分離用の複数の酸化物を形成することが要求される。もちろん、工程(1)においては、ワード線に平行な方向に溝を形成し、すなわち、線状の凸部を得ることが必要である。
d>δ
これが満たされないと、凸部の下にまで不純物が拡散してしまい、実質的に縦チャネルを形成できない。
次に、以上のようにして形成された半導体表面に熱酸化等の公知の方法によって酸化物被膜14を形成する(工程(2)に相当)。(図1(A))
次に、公知の異方性エッチング法により、被膜15をエッチングする(工程(4)に相当)。この結果、凸部の側面にのみフローティングゲイトとなるべき被膜16が残され、その他の部分はエッチングされる。この被膜16は溝にそって連続している。(図1(C))
次に選択酸化工程(工程(6)に相当)をおこなう。この際には、まず、耐酸化マスクとして、窒化珪素膜を用いる。すなわち、図に示すように、酸化物を形成する部分(すなわち、半導体上に素子を形成しない部分)を除いて、耐酸化マスク18を形成する。(図1(E))
このようにして、不揮発性メモリー装置のメモリーセルを有する半導体装置を形成できる。
そして、イオン注入法等の公知の不純物拡散技術により、不純物領域を形成する。この結果、凸部の頂上に不純物領域45a〜45dと44a、44bが、また、各溝の底部に不純物領域46a、46bが、それぞれ形成される。(図3(G))
以上の例はアース線をビット線と並列に形成するものであったが、これに対し、アース線を基板上に形成した不純物領域とすることも可能である。すなわち、素子分離用の酸化物を形成する際に、図7に示すように、プレーナー型MOSトランジスタを形成する領域の一方に、図の上から下に通じるように不純物領域44cが形成されるようにすればよい。
12・・・凸部
13・・・溝(もしくは凹部)
14・・・絶縁物被膜
15・・・第1の導電性被膜
16・・・第1の導電性被膜のエッチングされたもの
17・・・絶縁物被膜
18・・・耐酸化マスク
19・・・素子分離用の酸化物
20・・・第2の導電性被膜
21・・・マスク
22・・・プレーナー型MOSトランジスタのゲイト
23・・・コントロールゲイト
24、25、26・・・不純物領域
Claims (6)
- 単位ブロックが、フローティングゲイトを有し、互いに直列に接続された複数のメモリーセルと、前記直列に接続された複数のメモリーセルを挟んで接続された2つの選択トランジスタとを有し、
前記メモリーセルは、半導体基板上に形成された第1の方向に対して平行な複数の溝によって得られた前記第1の方向に対して平行な複数の凸部の頂上に不純物領域と、前記凸部の間に存在する溝に不純物領域と、該凸部の側面に形成されたフローティングゲイトとコントロールゲイトとを有し、
前記フローティングゲイトは、素子分離のために形成された酸化物によって分断されており、
前記酸化物は、前記第1の方向に対して複数に分断され、且つ第2の方向に対して延在する構造であり、
前記選択トランジスタは、該半導体基板の凸部上に形成され、
前記選択トランジスタのゲイト電極は、前記メモリーセルのコントロールゲイトと同時に形成され、
前記選択トランジスタの不純物領域は、前記メモリーセルの不純物領域と同時に形成され、
前記選択トランジスタ及び前記メモリーセル上に層間絶縁物が形成され、
前記層間絶縁物上に形成されたビット線は、前記2つの選択トランジスタのうちの一方の選択トランジスタの不純物領域とコンタクトを有し、
前記層間絶縁物上に形成されたアース線は、前記2つの選択トランジスタのうちの他方の選択トランジスタの不純物領域とコンタクトを有することを特徴とするNAND型不揮発性メモリー装置。 - 単位ブロックが、フローティングゲイトを有し、互いに直列に接続された複数のメモリーセルと、前記直列に接続された複数のメモリーセルを挟んで接続された2つの選択トランジスタとを有し、
前記メモリーセルは、半導体基板上に形成された第1の方向に対して平行な複数の溝によって得られた前記第1の方向に対して平行な複数の凸部の頂上に不純物領域と、前記凸部の間に存在する溝に不純物領域と、該凸部の側面に形成されたフローティングゲイトとコントロールゲイトとを有し、
前記フローティングゲイトは、素子分離のために形成された酸化物によって分断されており、
前記酸化物は、前記第1の方向に対して複数に分断され、且つ第2の方向に対して延在する構造であり、
前記選択トランジスタは、該半導体基板の凸部上に形成され、
前記選択トランジスタのゲイト電極は、前記メモリーセルのコントロールゲイトと同時に形成され、
前記選択トランジスタの不純物領域は、前記メモリーセルの不純物領域と同時に形成され、
前記選択トランジスタ及び前記メモリーセル上に層間絶縁物が形成され、
前記層間絶縁物上に形成されたビット線は、前記2つの選択トランジスタのうちの一方の選択トランジスタの不純物領域とコンタクトを有し、
前記層間絶縁物上に形成されたアース線は、前記2つの選択トランジスタのうちの他方の選択トランジスタの不純物領域とコンタクトを有し、
前記第1の方向と前記第2の方向とは直交することを特徴とするNAND型不揮発性メモリー装置。 - 単位ブロックが、フローティングゲイトを有し、互いに直列に接続された複数のメモリーセルと、前記直列に接続された複数のメモリーセルを挟んで接続された2つの選択トランジスタとを有し、
前記メモリーセルは、半導体基板上に形成された第1の方向に対して平行な複数の溝によって得られた前記第1の方向に対して平行な複数の凸部の頂上に不純物領域と、前記凸部の間に存在する溝に不純物領域と、該凸部の側面に形成されたフローティングゲイトと前記第1の方向に対して平行に延在したコントロールゲイトとを有し、
前記フローティングゲイトは、素子分離のために形成された酸化物によって分断されており、
前記酸化物は、前記第1の方向に対して複数に分断され、且つ第2の方向に対して延在する構造であり、
前記選択トランジスタは、該半導体基板の凸部上に形成され、
前記選択トランジスタのゲイト電極は、前記メモリーセルのコントロールゲイトと同時に形成され、
前記選択トランジスタの不純物領域は、前記メモリーセルの不純物領域と同時に形成され、
前記選択トランジスタ及び前記メモリーセル上に層間絶縁物が形成され、
前記層間絶縁物上に形成されたビット線は、前記2つの選択トランジスタのうちの一方の選択トランジスタの不純物領域とコンタクトを有し、
前記層間絶縁物上に形成されたアース線は、前記2つの選択トランジスタのうちの他方の選択トランジスタの不純物領域とコンタクトを有し、
前記第1の方向と前記第2の方向とは直交することを特徴とするNAND型不揮発性メモリー装置。 - 単位ブロックが、フローティングゲイトを有し、互いに直列に接続された複数のメモリーセルと、前記直列に接続された複数のメモリーセルを挟んで接続された2つの選択トランジスタとを有し、
前記メモリーセルは、半導体基板上に形成された第1の方向に対して平行な複数の溝によって得られた前記第1の方向に対して平行な複数の凸部の頂上に不純物領域と、前記凸部の間に存在する溝に不純物領域と、該凸部の側面に形成されたフローティングゲイトとコントロールゲイトとを有し、
前記フローティングゲイトは、素子分離のために形成された酸化物によって分断されており、
前記酸化物は、前記第1の方向に対して複数に分断され、且つ第2の方向に対して延在する構造であり、
前記選択トランジスタは、該半導体基板の凸部上に形成され、
前記選択トランジスタのゲイト電極は、前記メモリーセルのコントロールゲイトと同時に形成され、
前記選択トランジスタの不純物領域は、前記メモリーセルの不純物領域と同時に形成され、
アース線は、前記2つの選択トランジスタのうち、一方の選択トランジスタの不純物領域であり、
前記選択トランジスタ及び前記メモリーセル上に層間絶縁物が形成され、
前記層間絶縁物上に形成されたビット線は、前記2つの選択トランジスタのうち、他方の選択トランジスタの不純物領域とコンタクトを有することを特徴とするNAND型不揮発性メモリー装置。 - 単位ブロックが、フローティングゲイトを有し、互いに直列に接続された複数のメモリーセルと、前記直列に接続された複数のメモリーセルを挟んで接続された2つの選択トランジスタとを有し、
前記メモリーセルは、半導体基板上に形成された第1の方向に対して平行な複数の溝によって得られた前記第1の方向に対して平行な複数の凸部の頂上に不純物領域と、前記凸部の間に存在する溝に不純物領域と、該凸部の側面に形成されたフローティングゲイトとコントロールゲイトとを有し、
前記フローティングゲイトは、素子分離のために形成された酸化物によって分断されており、
前記酸化物は、前記第1の方向に対して複数に分断され、且つ第2の方向に対して延在する構造であり、
前記選択トランジスタは、該半導体基板の凸部上に形成され、
前記選択トランジスタのゲイト電極は、前記メモリーセルのコントロールゲイトと同時に形成され、
前記選択トランジスタの不純物領域は、前記メモリーセルの不純物領域と同時に形成され、
アース線は、前記2つの選択トランジスタのうち、一方の選択トランジスタの不純物領域であり、
前記選択トランジスタ及び前記メモリーセル上に層間絶縁物が形成され、
前記層間絶縁物上に形成されたビット線は、前記2つの選択トランジスタのうち、他方の選択トランジスタの不純物領域とコンタクトを有し、
前記第1の方向と前記第2の方向とは直交することを特徴とするNAND型不揮発性メモリー装置。 - 単位ブロックが、フローティングゲイトを有し、互いに直列に接続された複数のメモリーセルと、前記直列に接続された複数のメモリーセルを挟んで接続された2つの選択トランジスタとを有し、
前記メモリーセルは、半導体基板上に形成された第1の方向に対して平行な複数の溝によって得られた前記第1の方向に対して平行な複数の凸部の頂上に不純物領域と、前記凸部の間に存在する溝に不純物領域と、該凸部の側面に形成されたフローティングゲイトと前記第1の方向に対して平行に延在したコントロールゲイトとを有し、
前記フローティングゲイトは、素子分離のために形成された酸化物によって分断されており、
前記酸化物は、前記第1の方向に対して複数に分断され、且つ第2の方向に対して延在する構造であり、
前記選択トランジスタは、該半導体基板の凸部上に形成され、
前記選択トランジスタのゲイト電極は、前記メモリーセルのコントロールゲイトと同時に形成され、
前記選択トランジスタの不純物領域は、前記メモリーセルの不純物領域と同時に形成され、
アース線は、前記2つの選択トランジスタのうち、一方の選択トランジスタの不純物領域であり、
前記選択トランジスタ及び前記メモリーセル上に層間絶縁物が形成され、
前記層間絶縁物上に形成されたビット線は、前記2つの選択トランジスタのうち、他方の選択トランジスタの不純物領域とコンタクトを有し、
前記第1の方向と前記第2の方向とは直交することを特徴とするNAND型不揮発性メモリー装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003311668A JP3950092B2 (ja) | 2003-09-03 | 2003-09-03 | Nand型不揮発性メモリー装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003311668A JP3950092B2 (ja) | 2003-09-03 | 2003-09-03 | Nand型不揮発性メモリー装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3292596A Division JP3599873B2 (ja) | 1996-01-22 | 1996-01-26 | 半導体装置の作製方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004031982A JP2004031982A (ja) | 2004-01-29 |
JP3950092B2 true JP3950092B2 (ja) | 2007-07-25 |
Family
ID=31185584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003311668A Expired - Fee Related JP3950092B2 (ja) | 2003-09-03 | 2003-09-03 | Nand型不揮発性メモリー装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3950092B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100635924B1 (ko) | 2004-11-17 | 2006-10-18 | 삼성전자주식회사 | 플래시 메모리 장치의 동작 방법 |
JP4580787B2 (ja) * | 2005-03-16 | 2010-11-17 | 株式会社東芝 | 半導体記憶装置およびその形成方法 |
KR100707674B1 (ko) | 2005-07-26 | 2007-04-13 | 동부일렉트로닉스 주식회사 | 플래시 기억 장치 및 그 제조 방법 |
-
2003
- 2003-09-03 JP JP2003311668A patent/JP3950092B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2004031982A (ja) | 2004-01-29 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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