JP4209824B2 - 半導体装置の作製方法 - Google Patents
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Description
(1)半導体基板に埋め込まれた素子分離のための絶縁物を形成する工程
(2)前記半導体基板および絶縁物をエッチングして、凸部を形成する工程
(3)前記半導体基板の露出表面に絶縁被膜を形成する工程
(4)第1の導電性被膜を形成する工程
(5)前記第1の導電性被膜を選択的かつ等方的にエッチングする工程
(7)前記フローティングゲイトの表面に絶縁被膜を形成する工程
(8)第2の導電性被膜を形成する工程
(9)前記第2の導電性被膜を異方性エッチング法によりエッチングすることにより、前記凸部の側面に、前記フローティングゲイトを覆って、コントロールゲイトを形成する工程
つ形成されるので、1つの線状の凸部につき、ワード線が2本形成される。そして、ワード線とビット線は交差するので、素子分離用の絶縁物と線状の凸部(あるいは溝)は交差する。
もちろん、フローティングゲイトは各メモリーセル毎に絶縁されている。さらに、これらの凸部、およびコントロールゲイト、ゲイトを覆って層間絶縁物が設けられ、さらに、層間絶縁物上に、コントロールゲイトおよびゲイトと交差する方向に設けられたビット線およびアース線が設けられる。
「第2の導電性被膜上に選択的にマスクを形成する工程」
D−d>δ(工程(3)によって形成された部分における素子分離用の絶縁物の底部は、ソース、ドレインの底部よりも深い)
この条件が満たされないと、ソース、ドレインの底部が素子分離用絶縁物の底部よりも深くなり、素子間の分離ができない。
d>δ
これが満たされないと、凸部の下にまで不純物が拡散してしまい、実質的に縦チャネルを形成できない。 このように、縦チャネル型素子以外にプレーナー型MOSFETを作製するにはフォトリソグラフィー工程が1つ追加される。この方法による回路の作製については実施例3に例示される。なお、工程(6)では、特にマスクを設けない限り、平面上に形成された第1の導電性被膜は全てエッチングされるので、プレーナー型MOSFETにはフローティングゲイトを形成することはできない。
境界部、表面部に斜線をひいて示すが、これは該部分の組成、導電性等が、他の部分と異なることを意味するのではない。
そして、公知のエッチバック法により、絶縁物14をエッチングし、当初の半導体基板面を露出させ、表面の平坦化をおこなう。この結果、第1の溝12には、絶縁物15が埋め込まれる。(図1(C))
これを上方より見た様子を図1(E)に示す。すなわち、第1の溝12は図のB−B’方向に形成される。図1(A)〜(D)は図1(E)のC−C’断面もしくはD−D’断面である。
以上の工程が工程(1)に相当する。
次いで、第1の溝12と概略垂直な方向(D−D’方向)に新たな溝(第2の溝)16と凸部を形成する。第2の溝16の深さは、前述したように形成する縦チャネル型素子のチャネル長と大きな関係がある。図2(E)にその様子を示す。(図2(E))
まず、以上のようにして形成された半導体表面に熱酸化等の公知の方法によって酸化物被膜21を形成する(工程(3)に相当)。
当)。すなわち、フローティングゲイトを分断する必要のある部文(例えば、図1〜図3のB−B’)を選択的にエッチングする。この様子を各断面について、図4(B)、図5(B)、図6(B)、図7(B)に示す。また、上方より見た様子を図11(B)に示す。図11(A)は、図2(E)と同じであり、第1の導電性被膜22を図1〜図3のB−B’方向にストライプ状にエッチングして、被膜23とする。
さらに、熱酸化法等の公知の被膜形成技術によって、前記フローティングゲイト24の表面に絶縁被膜25を形成する。そして、公知の被膜形成技術により、半導体材料や金属材料を用いて第2の導電性被膜26を形成する。この状態を図8(E)に示す。他の断面については、図5(C)、図6(D)、図7(D)とほぼ同様である。(図8(E))
この回路図を図8(H)に示す。点線で囲まれた部分は各メモリーブロックを意味し、各ブロックには、2つの選択トランジスタと4つのメモリーセルが形成されている。そして、凸部32は、2つのブロックの境界である。(図8(H))
このようにして、不揮発性メモリー装置を形成できる。
さらに、半導体表面を熱酸化法によって酸化し、酸化物被膜21を形成する。さらに、半導体材料の被膜22を形成する。(図9(B))
その後、公知の異方性エッチング法により、凸部にフローティングゲイト24を形成し、また、その表面を熱酸化法によって酸化して、酸化物被膜を形成する。(図9(D))
次に、半導体被膜26を形成し、プレーナー型MOSFETのゲートおよび配線を形成する部分にマスク30を、公知のフォトリソグラフィー法によって形成する。(図9(E))
最後に、公知のイオン注入法によって、不純物を拡散させ、プレーナー型MOSFETのソース42、ドレイン43を含む不純物領域を形成する。(図9(G))
そして、その表面を熱酸化法によって酸化して、酸化物被膜25を形成する。(図10(D))
次に、半導体被膜26を形成する(図10(E))
同様な技術を用いて、2重ドレイン(低濃度ドレイン、LDD)を形成することも可能である。その際には、図10(C)で示される工程の後に、低濃度の不純物をドーピングし、その後、図10(F)で示される工程の後に、高濃度の不純物をドーピングすればよい。このようにして得られる2重ドレインを有する素子の断面は図10(H)に示される。プレーナー型MOSFETは典型的な2重ドレイン構造となる。一方、縦チャネル型素子においてもソース、ドレインの一方が2重ドレインとなる。(図10(H))
12・・・第1の溝
13・・・当初の半導体基板表面
14・・・絶縁物被膜
15・・・埋め込まれた絶縁物
16・・・第2の溝
17・・・第2の溝の底部の半導体表面
18・・・第2の溝の底部の絶縁物
21・・・絶縁被膜
22・・・第1の導電性被膜
23・・・第1の導電性被膜のエッチングされたもの
24・・・フローティングゲイト
25・・・絶縁被膜
26・・・第2の導電性被膜
27・・・コントロールゲイト(選択トランジスタの場合にはゲイト)
28、29・・・不純物領域
Claims (4)
- 半導体基板に第1及び第2の素子分離用絶縁物を形成し、
前記半導体基板の前記第1の素子分離用絶縁膜と前記第2の素子分離用絶縁物とが設けられた間の領域以外領域に、エッチングにより深さdの溝を形成することによって第1及び第2の凸部を形成し、
前記第1及び第2の凸部が形成された前記半導体基板の上面及び前記第1及び第2の凸部の側面に第1の酸化物被膜を形成し、
前記第1の酸化物被膜上に第1の導電性被膜を形成し、
前記第1の導電性被膜に対してエッチングを行うことによって、前記第1の凸部の側面にフローティングゲイトを形成し、
前記フローティングゲイトの上面及び側面を覆って第2の酸化物被膜を形成し、
前記第1及び第2の酸化物被膜上に第2の導電性被膜を形成し、
前記第2の導電性被膜上の前記第1の素子分離用絶縁膜と前記第2の素子分離用絶縁物とが設けられた間の領域に、選択的にマスクを設け、
前記第2の導電性被膜に対して異方性エッチングを行うことによって、前記第2の酸化物被膜を介して前記フローティングゲイトの側面及び前記第1の酸化物被膜を介して前記第2の凸部の側面にそれぞれコントロールゲイトを形成するとともに、前記マスクが形成された部分にゲイトを形成し、
前記半導体基板に対して一導電型を付与する不純物を導入する半導体装置の作製方法であって、
前記一導電型を付与する不純物を導入する工程において形成される不純物領域の深さδと、前記溝の深さdとの間には、d>δなる関係があることを特徴とする半導体装置の作製方法。 - 半導体基板に第1及び第2の素子分離用絶縁物を形成し、
前記半導体基板の前記第1の素子分離用絶縁膜と前記第2の素子分離用絶縁物とが設けられた間の領域以外領域に、エッチングにより深さdの溝を形成することによって第1及び第2の凸部を形成し、
前記第1及び第2の凸部が形成された前記半導体基板の上面及び前記第1及び第2の凸部の側面に第1の酸化物被膜を形成し、
前記第1の酸化物被膜上に第1の導電性被膜を形成し、
前記第1の導電性被膜に対してエッチングを行うことによって、前記第1の凸部の側面にフローティングゲイトを形成し、
前記フローティングゲイトの上面及び側面を覆って第2の酸化物被膜を形成し、
前記第1及び第2の酸化物被膜上に第2の導電性被膜を形成し、
前記第2の導電性被膜上の前記第1の素子分離用絶縁膜と前記第2の素子分離用絶縁物とが設けられた間の領域に、選択的にマスクを設け、
前記第2の導電性被膜に対して異方性エッチングを行うことによって、前記第2の酸化物被膜を介して前記フローティングゲイトの側面及び前記第1の酸化物被膜を介して前記第2の凸部の側面にそれぞれコントロールゲイトを形成するとともに、前記マスクが形成された部分にゲイトを形成し、
前記半導体基板に対して一導電型を付与する不純物を導入することによって、プレーナー型MOSFET及び縦チャネル型TFTを形成する半導体装置の作製方法であって、
前記一導電型を付与する不純物を導入する工程において形成される不純物領域の深さδと、前記溝の深さdとの間には、d>δなる関係があることを特徴とする半導体装置の作製方法。 - 請求項1又は請求項2において、前記一導電型を付与する不純物元素は、前記ゲイトをマスクとして前記半導体基板に導入されることを特徴とする作製方法。
- 請求項1乃至請求項3のいずれか一において、前記半導体基板に前記第1及び第2の素子分離用絶縁膜を形成する工程において形成される素子分離用絶縁膜の深さをDとした場合、前記一導電型を付与する不純物を導入する工程において形成される不純物領域の深さδ、及び前記溝の深さdとの間には、D−d>δなる関係があることを特徴とする半導体装置の作製方法。
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