JP2021506113A - 集積された高k金属制御ゲートを有する不揮発性分割ゲートメモリセル及び製造方法 - Google Patents

集積された高k金属制御ゲートを有する不揮発性分割ゲートメモリセル及び製造方法 Download PDF

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Abstract

メモリデバイスは、同じ半導体基板に形成された、メモリセル、論理デバイス、及び高電圧デバイスを含む。メモリセル及び高電圧デバイスの下の基板の上面の部分は、論理デバイスの下の基板の上面部分に対して凹部加工されている。メモリセルは、基板のチャネル領域の第1の部分の上方に配設されたポリシリコン浮遊ゲートと、チャネル領域の第2の部分の上方に配設されたポリシリコンワード線ゲートと、基板のソース領域の上方に配設されたポリシリコン消去ゲートと、浮遊ゲートの上方に配設され、高K誘電体を含む複合絶縁層によって浮遊ゲートから絶縁された金属制御ゲートと、を含む。論理デバイスは、基板の上方に配設された金属ゲートを含む。高電圧デバイスは、基板の上方に配設されたポリシリコンゲートを含む。【選択図】図25

Description

(関連出願)
本出願は、2017年12月5日に出願された米国仮出願第62/594,976号、及び2018年10月22日に出願された米国特許出願第16/166,342号の優先権を主張する。
(発明の分野)
本発明は、不揮発性メモリデバイスに関する。
分割ゲート不揮発性メモリセルは、当技術分野において周知である。例えば、米国特許第7,927,994号は、分割ゲート不揮発性メモリセルを開示している。図1は、半導体基板12に形成されたかかる分割ゲートメモリセルの一例を例証する。ソース領域及びドレイン領域16及び14は、基板12内の拡散領域として形成され、それらの間にチャネル領域18を画定する。メモリセルは、4つの導電性ゲート、すなわち、チャネル領域18の第1の部分及びソース領域16の一部分の上方に配設され、チャネル領域18の第1の部分及びソース領域16の一部分から絶縁された浮遊ゲート22、浮遊ゲート22の上方に配設され、浮遊ゲート22から絶縁された制御ゲート26、ソース領域16の上方に配設され、ソース領域16から絶縁された消去ゲート24、及びチャネル領域18の第2の部分の上方に配設され、チャネル領域18の第2の部分から絶縁された選択ゲート20を含む。導電性接点10が形成されて、ドレイン領域14に電気的に接続することができる。米国特許7,315,056号は、別の分割ゲート不揮発性メモリセルを開示しており、米国特許7,927,994号のものと同様であるが、制御ゲートを有さない。図2は、’056特許のメモリセル(同じ要素番号で示された同様の要素を有する)を例証する。
メモリセルは、アレイ状に整列されてデバイスを形成しており、かかるメモリセルの列は、分離領域の列によって切り離されている。分離領域は、絶縁材料が形成される基板の部分である。論理(コア)デバイス及び高電圧デバイスは、メモリアレイと同じチップに形成され、多くの場合、同じ加工工程のうちのいくつかを共有して形成され得る。論理デバイス及び高電圧デバイスが形成される基板のそれらの専用エリアは、本明細書において、それぞれ、論理エリア及び高電圧エリアと呼ばれる。
従来の分割ゲートメモリセルに関する1つの問題は、基板のメモリセルの高さが、論理エリア及び高電圧エリア内のデバイスの高さよりも大きいことである。今もなお、所望の性能を依然として維持しながら、メモリセルの高さを低減することは困難であり得る。本発明は、論理デバイス及び高電圧デバイスと同じチップに分割ゲート不揮発性メモリデバイスを形成するための新規性のある技術であり、メモリセルは、浮遊ゲートとの結合誘電体として、制御ゲートの下に、従来のONO(oxide/nitride/oxide、酸化物/窒化物/酸化物)又はOHKO(oxide/HK/oxide、酸化物/HK/酸化物)を有する金属材料を有する制御ゲートを利用する。
前述の問題及び必要性は、上面、並びに第1、第2、及び第3のエリアを有する半導体基板にメモリデバイスを製造する方法によって対処され、その方法は、第2のエリア内の上面の一部分に対して第1及び第3のエリア内の上面の部分を凹部加工するステップと、メモリセルを形成するステップと、論理デバイスを形成するステップと、高電圧デバイスを形成するステップと、を含む。メモリセルを形成するステップは、基板の第1のエリア内の上面の凹部加工部分の下で、基板内に第1のソース領域及び第1のドレイン領域を形成することであって、基板の第1のチャネル領域が第1のソース領域と第1のドレイン領域との間に延在する、形成することと、第1のチャネル領域の第1の部分の上方に配設され、第1のチャネル領域の第1の部分から絶縁されたポリシリコン浮遊ゲートを形成することと、第1のチャネル領域の第2の部分の上方に配設され、第1のチャネル領域の第2の部分から絶縁されたポリシリコンワード線ゲートを形成することと、第1のソース領域の上方に配設され、第1のソース領域から絶縁されたポリシリコン消去ゲートを形成することと、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された金属制御ゲートを形成することと、を含む。論理デバイスを形成するステップは、基板の第2のエリア内に第2のソース領域及び第2のドレイン領域を形成することであって、基板の第2のチャネル領域が第2のソース領域と第2のドレイン領域との間に延在する、形成することと、第2のチャネル領域の上方に配設され、第2のチャネル領域から絶縁された金属ゲートを形成することと、を含む。高電圧デバイスを形成することは、基板の第3のエリア内の上面の凹部加工部分の下で、基板内に第3のソース領域及び第3のドレイン領域を形成することであって、基板の第3のチャネル領域が第3のソース領域と第3のドレイン領域との間に延在する、形成することと、第3のチャネル領域の上方に配設され、第3のチャネル領域から絶縁されたポリシリコンゲートを形成することと、を含む。
メモリデバイスは、上面、並びに第1、第2、及び第3のエリアを有する半導体基板であって、第1及び第3のエリア内の上面の部分は、第2のエリア内の上面の一部分に対して凹部加工されている、半導体基板と、メモリセルと、論理デバイスと、高電圧デバイスと、を備える。メモリセルは、基板の第1のエリア内の上面の凹部加工部分の下で、基板内に形成された第1のソース領域及び第1のドレイン領域であって、基板の第1のチャネル領域が第1のソース領域と第1のドレイン領域との間に延在する、第1のソース領域及び第1のドレイン領域と、第1のチャネル領域の第1の部分の上方に配設され、第1のチャネル領域の第1の部分から絶縁されたポリシリコン浮遊ゲートと、第1のチャネル領域の第2の部分の上方に配設され、第1のチャネル領域の第2の部分から絶縁されたポリシリコンワード線ゲートと、第1のソース領域の上方に配設され、第1のソース領域から絶縁されたポリシリコン消去ゲートと、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された金属制御ゲートと、を含む。論理デバイスは、基板の第2のエリア内に形成された第2のソース領域及び第2のドレイン領域であって、基板の第2のチャネル領域が第2ソース領域と第2のドレイン領域との間に延在する、第2のソース領域及び第2のドレイン領域と、第2のチャネル領域の上方に配設され、第2のチャネル領域から絶縁された金属ゲートと、を含む。高電圧デバイスは、基板の第3のエリア内の上面の凹部加工部分の下で、基板内に形成された第3のソース領域及び第3のドレイン領域であって、基板の第3のチャネル領域が第3のソース領域と第3のドレイン領域との間に延在する、第3のソース領域及び第3のドレイン領域と、第3のチャネル領域の上方に配設され、第3のチャネル領域から絶縁されたポリシリコンゲートと、を含む。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
従来のメモリセルの側面断面図である。 従来のメモリセルの側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。
本発明は、金属材料又はポリシリコン材料、及び高K誘電体を使用して制御ゲートを形成すること、メモリセルが形成される基板上面部分の高さを凹部加工すること、並びに本明細書に記載された他の技術によって、上記の問題を解決する。図3を参照すると、この方法は、半導体基板30から開始し、その半導体基板は、P型であることが好ましく、当技術分野で周知である。基板は、3つのエリア、すなわち、メモリセルが形成されることになるセルエリア、論理デバイスが形成されることになる論理エリア、及び高電圧デバイスが形成されることになるHVエリアを有する。1つ又は一対のかかるデバイスが、各エリアに示されているが、複数の各タイプのデバイスが、各エリア内に同時に形成されることになる。
更に図3に示すように、基板30に二酸化シリコン(酸化物)32の層の形成が示されている。窒化ケイ素(窒化物)34の層が、酸化物層32に形成され、次いでその窒化物の層は、マスクエッチングプロセスに供されて、セル及びHVエリアから窒化物層34を除去する。マスクエッチングプロセスは、窒化物層34にフォトレジスト材料を形成し、そしてフォトレジスト材料の選択された部分を露光することを内包する。フォトレジストが現像されると、その露光された部分が除去される(すなわち、セル及びHVエリア内のそれらの部分が除去され、それらのエリアに露出した窒化物34を残す)。次いで、窒化物エッチングを用いて、窒化物34の露出した部分を除去し、論理エリア内に窒化物34を残す。フォトレジスト除去後、図3に示すように、次いで、熱酸化プロセスを用いて、セル及びHVエリア内に厚い酸化物層を形成することによってシリコンを酸化及び消費し(すなわち、厚膜酸化物32aを作り出し)、窒化物34によって保護されている論理エリアに対して、セル及びHVのエリア内のシリコン基板30の上面を凹部加工する。
次いで、窒化物及び酸化物エッチングが実行されて、窒化物層34及び酸化物層32/32aを除去する。酸化物層36が、基板表面に形成される(例えば、熱酸化によって)。ポリシリコン(ポリ)層38が、酸化物層36に形成される。マスキング工程を用いて、フォトレジスト40を形成し、そして論理エリアからのみフォトレジスト40を除去する。ポリエッチングを実行して、論理エリア内の露出したポリ層38を除去する。結果として得られた構造体を図4に示す。
フォトレジスト40が除去された後、絶縁エリア(例えば、好ましくは、周知の浅いトレンチ絶縁STI)が、セルエリア、論理エリアと、HVエリアとの間の基板30内に形成される。STIは、基板内のトレンチ内に形成された酸化物である。STIは、ポリ層38及び酸化物層36を通って基板中に選択的にエッチングするマスキング及びエッチングプロセスによって形成されることが好ましい。次いで、図5に示すように、トレンチは、酸化物42で充填される。O/HK/O(酸化物、高K誘電体、酸化物、ここで、高K誘電体は、HfO2、ZrO2、TiO2、Ta2O5などの酸化物の誘電率よりも大きい誘電率Kを有する絶縁材料、又は他の適切な材料)などの高K誘電体層44が、その構造体に形成される。次いで、Ti/TiNなどの金属導電層46が、絶縁層44に形成される。窒化物層48が、金属導電層46に形成される。フォトレジスト50が、構造体に形成され、そしてマスキング工程でパターン形成され、そのマスキング工程において、フォトレジスト50は、HVエリア、及びセルエリアの選択部分において除去される。図6に示すように、1回以上のエッチングを使用して、セル及びHVエリア内の窒化物48、導電層46、及び絶縁層44の各露出部分を除去する。
フォトレジスト50を除去した後、酸化物スペーサ52が、酸化物堆積及びエッチングによって、構造体の側壁に形成される。別の方法として、スペーサ52が、酸化物−窒化物スペーサとして形成され得る。ポリエッチングを使用して、制御ゲートとなる予定のものを画定し、そしてセル及びHVエリア内のポリ層38の露出部分を除去する。フォトレジスト54は、全てのエリアの上方に形成されるが、HVエリアから除外される。図7に示すように、打ち込みプロセスを実行してHVエリア基板のウェル領域に打ち込む。フォトレジスト54を除去した後、図8に示すように、酸化物スペーサ56が、ポリ層38の露出した端部分、並びにメモリセルエリア内の酸化物ペーサ52の外側、及びHVエリア内に形成された酸化物層58に形成される(例えば、HTOによって)。メモリセルエリアにおいて、複数のスタック構造体S1及びS2が存在する(すなわち、各々は、基板30の、酸化物36の、ポリ層38の、絶縁層44の、導電層46に窒化物48を有する)。図には、一対のスタックS1/S2のみが示されているが、メモリエリア内に形成された複数対のスタックS1/S2が存在することを理解されたい。
図9に示すように、フォトレジスト60は、構造体の上方に形成され、スタックS1とS2との間のエリア(及びスタックS1/S2の部分)を除いて除去される。打ち込み及び熱アニールを、スタックS1とS2との間の基板内で実行して、ソース領域62を形成する。酸化物エッチングを実行して、スタックS1とS2との間の露出した酸化物を除去すると、これにより、ポリ層38の端部が露出される。図10に示すように、フォトレジスト60を除去した後、酸化物堆積を実行して(例えば、HTO)、セルエリア内のポリ層38の露出した端部にトンネル酸化物層64を形成し、HVエリア内の酸化物58を厚くする。酸化物堆積及びエッチングを実行して、スタックS1/S2の外側に酸化物68のスペーサを形成する。図11に示すように、フォトレジスト66が、構造体に形成され、スタックS1/S2の外側のセルエリアの部分から除去される。図12に示すように、フォトレジストの除去後、酸化物70の薄層が、スタックS1/S2の外側に隣接する基板に形成される。
次いで、ポリシリコン72の層を構造体に堆積する。酸化物層74をポリ層72に形成する。フォトレジスト76が、構造体に形成されて、セル及び論理エリアから除去される。図13に示すように、酸化物エッチングを使用して、セル及び論理エリアから酸化物層74を除去する。フォトレジスト76を除去した後、ダミーポリシリコンを構造体の上方に堆積する。図14に示すように、CMP(chemical mechanical polish、化学機械研磨)を用いて、ポリシリコンの上部分を除去して構造体を平坦化し、更にポリエッチングバックを実行して、セルエリア内のポリシリコン上面をわずかに凹部加工する。酸化物74は、HVエリアにおいてこのポリエッチングからポリ層72を保護する。次いで、図15に示すように(フォトレジスト除去後)、酸化物層78を構造体に形成し、続いてエッチングのために論理エリアを窓開けするためのフォトリソグラフィマスキング工程(露光及びエッチング)を行い、論理エリアから酸化物、窒化物、Ti/TiN、及びO/HK/O層を除去する。
論理エリア内の論理ウェル打ち込みの後、薄い酸化物層80(境界層IL)が、論理エリア内の基板上に形成される。これに続いて、高K金属ゲート層HKMG形成が行われ、その形成には、高K材料の絶縁層82(すなわち、HfO2、ZrO2、TiO2、Ta2O5などの酸化物の誘電率よりも大きい誘電率Kを有する材料、又は他の適切な材料等)、及びTiNなどの金属層84が含まれる。次いで、ダミーポリ層86を金属層84に形成する。1つ以上の絶縁層88を、ハードマスクとして使用されることになるダミーポリ層86に形成する。図16に示すように、フォトリソグラフィマスキング工程を実行して、論理エリア内に新たに形成された層の部分を、そこのスタックSTを除いて、除去する。
フォトレジスト90を構造体に形成して、そこの特定の部分をマスキング工程によって除去する(すなわち、セル及びHVエリア内の部分)。図17に示すように、エッチングを実行し、下に横たわる層を、基板か又は基板の酸化物のいずれかに至るまで除去して、HVエリア内のポリゲート72a、及びセルエリア内のワード線ゲート72bを画定する。図18に示すように、フォトレジストの除去後、フォトレジスト92を構造体に形成して、セルエリアから選択的に除去する。ワード線ゲート72bに隣接する基板領域に対して、打ち込み(メモリセルLDD(lightly doped drain)(低濃度ドープされたドレイン)打ち込み)を実行する。フォトレジスト92の除去後、フォトレジスト94を構造体に形成して、HVエリアから選択的に除去する。図19に示すように、HVエリア内の基板領域に対して、LDD打ち込みを実行する。フォトレジスト94の除去後、SiGe95の層を基板の露出部分に形成し、続いて構造体の側面にスペーサを形成する。次いで、打ち込み(及びアニール)を使用して、セルエリア内の基板の露出したエリアにドレイン領域96を形成し、並びに論理及びHVエリア内にソース領域98及びドレイン領域100を形成する。NiSi層102を構造体に形成し、続いて絶縁体の厚い層104(例えば、ILD)を形成する。次いで、図20に示すように、CMPを使用して、構造体の上面を平坦化する。
ポリエッチングを使用して、CMPにより露出して残っていたダミーポリ86を論理エリアから除去する。次いで、図21に示すように、金属堆積及びCMPを実行して、論理エリア内のTiN層84及び高K材料層82の上方に金属ブロック106を形成する。ILD絶縁体108を構造体の上方に形成する。これに続いて、図22に示すように、マスキング工程及びILDエッチングを行い、様々なソース/ドレイン領域、並びにセルエリア内の制御ゲート、ワード線ゲート、及び消去ゲートに下方に延在及び露出させるコンタクトホール110を形成する。図23に示すように、金属堆積(例えば、W)及びCMPを使用して、金属コンタクト112でコンタクトホールを充填する。図24に示すように、追加の絶縁体、コンタクト形成、及び金属コンタクト形成を実行して、金属コンタクトを垂直方向に延在させることができる。
最終的な構造体を図25及び図26に示す。セルエリアは、図25に示され、複数のメモリセル対を含む。各メモリセル対は、ソース領域62、及び両者の間にチャネル領域114を画定する2つの離間したドレイン領域96を含む。2つのポリシリコン浮遊ゲート38は、各々、ソース領域62の部分、及びそれらのそれぞれのチャネル領域114の部分の上方に配設され、そこから絶縁されている。2つのポリシリコンワード線ゲート72bは、各々、それらのそれぞれのチャネル領域114(ドレイン領域96のうちの一方に隣接する)の別の部分の上方に配設され、それから絶縁されている。ポリシリコン消去ゲート72cは、ソース領域62の上方に配設され、それから絶縁されている。2つの金属制御ゲート46は、各々、浮遊ゲート38のうちの一方の上方に配設され、それから絶縁されている(高K誘電体層及び酸化物複合絶縁層、例えば、O/HK/O44によって)。論理エリアもまた、図25に示されており、論理デバイスを含み、その論理デバイスは、各々、チャネル領域116が間にある離間されたソース及びドレイン領域98/100、並びにチャネル領域116のの高K金属ゲート(金属ゲート106及び高K層82)を含む。セルエリア内の基板表面は、論理エリア内の基板表面に対して凹部量Rだけ凹部加工されており、その結果、論理エリア内のより短い論理デバイスの頂部、及びセルエリア内のより背の高いメモリセルの頂部は、実質的に互いに平坦である。HVエリアは、図26に示されており、HVデバイスを含み、そのHVデバイスは、各々、チャネル領域118が間にある離間されたソース及びドレイン領域98/100、並びにチャネル領域118の上方に配設され、それから(厚膜酸化物58によって)絶縁されたポリシリコンゲート72aを含む。ゲート72aと基板との間の厚膜酸化物58によって、より高い電圧動作を可能にする。HVエリア内の基板表面は、論理エリア内の基板表面に対して凹部量Rだけ凹部加工されており、その結果、論理エリア内のより短い論理デバイスの頂部、及びHVエリア内のより背の高いHVデバイスの頂部は、実質的に互いに平坦である。
上述した形成技術は、マスキング工程数を最小限に抑えることを含めて、多くの利点を有する。セル形成は、論理エリアのためのHKMG形成プロセスから分離され、任意の汚染リスクを排除する。ワード線ゲート72bの下の酸化物の厚さは、独立して柔軟に調整することができる(例えば、ワード線ゲート72bの下の酸化物の厚さは、浮遊ゲート38の下の厚さ未満とすることができ、HVゲート72aの下の厚さ未満とすることができる)。様々なデバイスの頂部の高さは、互いに平坦であり(すなわち、制御ゲート46、金属ゲート106、及びHVゲート72aの頂面は、同一平面にある)、これは、セル及びHVエリア内の基板表面を凹部加工し、そして金属及び高K絶縁体を用いてメモリセル制御ゲートを形成することによって達成される。
本発明は、上述の本明細書に例証の実施形態(複数可)に限定されないことが理解されるべきである。例えば、本明細書で本発明に言及することは、任意の特許請求項又は特許請求項の用語の範囲を限定することを意図しておらず、その代わり、単に、1つ以上の特許請求項によって網羅され得る1つ以上の特徴に言及するものである。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法工程が例証又は特許請求される正確な順序で行われる必要はないが、本発明のメモリセルの適切な形成を可能にする任意の順序で行われる。単一の材料層は、複数のかかる又は類似の材料層として形成することができ、そして、逆もまた同様である。本明細書で使用される、用語「形成」及び「形成される」とは、材料堆積、材料増加、又は開示又は特許請求される材料を提供する際の任意の他の技法を含むものとする。最後に、制御ゲートの下のO/HK/O層は、酸化物/窒化物/酸化物層(ONO)と置き換えることができる。
本明細書で使用される、用語「の上方に(over)」及び「に(on)」は共に、「に直接」(中間材料、要素、又は間隙がそれらの間に配設されていない)及び「の上に間接的に」(中間材料、要素、又は間隙がそれらの間に配設されている)を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」(中間の材料、要素、又は間隙が間に配設されていない)及び「間接的に隣接する」(中間の材料、要素、又は間隙が間に配設されている)を含む。例えば、「基板の上方に」要素を形成することは、中間材料/要素が介在せずに直接的に基板にその要素を形成することも、1つ以上の中間材料/要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

Claims (21)

  1. 上面、並びに第1、第2、及び第3のエリアを有する半導体基板にメモリデバイスを製造する方法であって、該方法は、
    前記第2のエリア内の前記上面の一部分に対して前記第1及び第3のエリア内の前記上面の部分を凹部加工するステップと、
    メモリセルを形成するステップであって、該メモリセルを形成するステップは、
    前記基板の前記第1のエリア内の前記上面の凹部加工部分の下で、前記基板内に第1のソース領域及び第1のドレイン領域を形成することであって、前記基板の第1のチャネル領域が前記第1のソース領域と前記第1のドレイン領域との間に延在する、形成すること、
    前記第1のチャネル領域の第1の部分の上方に配設され、前記第1のチャネル領域の第1の部分から絶縁されたポリシリコン浮遊ゲートを形成すること、
    前記第1のチャネル領域の第2の部分の上方に配設され、前記第1のチャネル領域の第2の部分から絶縁されたポリシリコンワード線ゲートを形成すること、
    前記第1のソース領域の上方に配設され、前記第1のソース領域から絶縁されたポリシリコン消去ゲートを形成すること、及び
    前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された金属制御ゲートを形成すること、によって、メモリセルを形成するステップと、
    論理デバイスを形成するステップであって、該論理デバイスを形成するステップは、
    前記基板の前記第2のエリア内に第2のソース領域及び第2のドレイン領域を形成することであって、前記基板の第2のチャネル領域が前記第2のソース領域と前記第2のドレイン領域との間に延在する、形成すること、及び
    前記第2のチャネル領域の上方に配設され、前記第2のチャネル領域から絶縁された金属ゲートを形成すること、によって、論理デバイスを形成するステップと、
    高電圧デバイスを形成するステップであって、該高電圧デバイスを形成するステップは、
    前記基板の前記第3のエリア内の前記上面の前記凹部加工部分の下で、前記基板内に第3のソース領域及び第3のドレイン領域を形成することであって、前記基板の第3のチャネル領域が前記第3のソース領域と前記第3のドレイン領域との間に延在する、形成すること、及び
    前記第3のチャネル領域の上方に配設され、前記第3のチャネル領域から絶縁されたポリシリコンゲートを形成すること、によって、高電圧デバイスを形成するステップと、を含む、方法。
  2. 前記金属制御ゲートは、Ti及びTiNで形成されている、請求項1に記載の方法。
  3. 前記金属制御ゲートは、少なくとも高K誘電体材料層によって前記浮遊ゲートから絶縁されている、請求項2に記載の方法。
  4. 前記金属制御ゲートは、一対の酸化物層の間に配設された高K誘電体材料層によって前記浮遊ゲートから絶縁されている、請求項2に記載の方法。
  5. 前記金属ゲートは、少なくとも高K誘電体材料層によって前記第2のチャネル領域から絶縁されている、請求項1に記載の方法。
  6. 前記金属ゲートは、TiNで形成されている、請求項5に記載の方法。
  7. 前記ポリシリコンワード線ゲート、前記ポリシリコン消去ゲート、及び前記ポリシリコンゲートの前記形成することは、
    前記基板の上方にあり、前記基板から絶縁されたポリシリコン層を形成することと、
    前記第1のエリア内に前記ポリシリコンワード線ゲート及び前記ポリシリコン消去ゲートを残し、前記第3のエリア内に前記ポリシリコンゲートを残して、前記ポリシリコン層の部分を選択的に除去することと、を含む、請求項1に記載の方法。
  8. 前記第1、第2、及び第3のドレイン領域の上方、並びに前記第2及び第3のソース領域の上方の、前記基板の前記上面にSiGeを形成するステップを更に含む、請求項1に記載の方法。
  9. 前記第1及び第3のエリア内の前記上面の前記部分の前記凹部加工するステップは、
    前記第1、第2、及び第3のエリア内の前記上面の上方に絶縁層を形成することと、
    前記絶縁層を、前記第1及び第3のエリアから除去するが、前記第2のエリアからは除去しないことと、
    前記上面を、前記第1及び第3のエリア内では酸化するが、前記第2のエリア内では酸化しないことと、を含む、請求項1に記載の方法。
  10. 前記ワード線ゲートは、第1の厚さを有する第1の絶縁体によって前記基板から絶縁され、
    前記浮遊ゲートは、第2の厚さを有する第2の絶縁体によって前記基板から絶縁され、
    前記ポリシリコンゲートは、第3の厚さを有する第3の絶縁体によって前記基板から絶縁され、
    前記第1の厚さは、前記第2の厚さ未満であり、前記第2の厚さは、前記第3の厚さ未満である、請求項1に記載の方法。
  11. 前記第1、第2、及び第3のドレイン領域、並びに前記第2及び第3のソース領域の前記形成することは、
    前記第1のエリア内に前記第1のドレイン領域、前記第2のエリア内に前記第2のソース領域及び前記第2のドレイン領域、並びに前記第3のエリア内に前記第3のソース領域及び前記第3のドレイン領域を同時に形成する打ち込みを実行すること、を含む、請求項1に記載の方法。
  12. 前記制御ゲートの頂面、前記金属ゲートの頂面、及び前記ポリシリコンゲートの頂面は、同一平面にある、請求項1に記載の方法。
  13. メモリデバイスであって、該メモリデバイスは、
    上面、並びに第1、第2、及び第3のエリアを有する半導体基板であって、前記第1及び第3のエリア内の前記上面の部分が、前記第2のエリア内の前記上面の一部分に対して凹部加工されている、半導体基板と、
    メモリセルであって、該メモリセルは、
    前記基板の前記第1のエリア内の前記上面の凹部加工部分の下で、前記基板内に形成された第1のソース領域及び第1のドレイン領域であって、前記基板の第1のチャネル領域が前記第1のソース領域と前記第1のドレイン領域との間に延在する、第1のソース領域及び第1のドレイン領域、
    前記第1のチャネル領域の第1の部分の上方に配設され、前記第1のチャネル領域の第1の部分から絶縁されたポリシリコン浮遊ゲート、
    前記第1のチャネル領域の第2の部分の上方に配設され、前記第1のチャネル領域の第2の部分から絶縁されたポリシリコンワード線ゲート、
    前記第1のソース領域の上方に配設され、前記第1のソース領域から絶縁されたポリシリコン消去ゲート、及び
    前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された金属制御ゲート、を含む、メモリセルと、
    論理デバイスであって、該論理デバイスは、
    前記基板の前記第2のエリア内に形成された第2のソース領域及び第2のドレイン領域であって、前記基板の第2のチャネル領域が前記第2のソース領域と前記第2のドレイン領域との間に延在する、第2のソース領域及び第2のドレイン領域、及び
    前記第2のチャネル領域の上方に配設され、前記第2のチャネル領域から絶縁された金属ゲート、を含む、論理デバイスと、
    高電圧デバイスであって、該高圧デバイスは、
    前記基板の前記第3のエリア内の前記上面の前記凹部加工部分の下で、前記基板内に形成された第3のソース領域及び第3のドレイン領域であって、前記基板の第3のチャネル領域が前記第3のソース領域と前記第3のドレイン領域との間に延在する、第3のソース領域及び第3のドレイン領域、及び
    前記第3のチャネル領域の上方に配設され、前記第3のチャネル領域から絶縁されたポリシリコンゲート、を含む、高電圧デバイスと、を備える、メモリデバイス。
  14. 前記金属制御ゲートは、Ti及びTiNで形成されている、請求項13に記載のデバイス。
  15. 前記金属制御ゲートは、少なくとも高K誘電体材料層によって前記浮遊ゲートから絶縁されている、請求項14に記載のデバイス。
  16. 前記金属制御ゲートは、一対の酸化物層の間に配設された高K誘電体材料層によって前記浮遊ゲートから絶縁されている、請求項14に記載のデバイス。
  17. 前記金属ゲートは、少なくとも高K誘電体材料層によって前記第2のチャネル領域から絶縁されている、請求項13に記載のデバイス。
  18. 前記金属ゲートは、TiNで形成されている、請求項17に記載のデバイス。
  19. 前記第1、第2、及び第3のドレイン領域の上方で、並びに前記第2及び第3のソース領域の上方で、前記基板の前記上面に直接配設されたSiGeを更に備える、請求項13に記載のデバイス。
  20. 前記ワード線ゲートは、第1の厚さを有する第1の絶縁体によって前記基板から絶縁され、
    前記浮遊ゲートは、第2の厚さを有する第2の絶縁体によって前記基板から絶縁され、
    前記ポリシリコンゲートは、第3の厚さを有する第3の絶縁体によって前記基板から絶縁され、
    前記第1の厚さは、前記第2の厚さ未満であり、前記第2の厚さは、前記第3の厚さ未満である、請求項13に記載のデバイス。
  21. 前記制御ゲートの頂面、前記金属ゲートの頂面、及び前記ポリシリコンゲートの頂面は、同一平面にある、請求項13に記載のデバイス。
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