JP2021506113A - 集積された高ｋ金属制御ゲートを有する不揮発性分割ゲートメモリセル及び製造方法 - Google Patents

集積された高ｋ金属制御ゲートを有する不揮発性分割ゲートメモリセル及び製造方法 Download PDF

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Abstract

メモリデバイスは、同じ半導体基板に形成された、メモリセル、論理デバイス、及び高電圧デバイスを含む。メモリセル及び高電圧デバイスの下の基板の上面の部分は、論理デバイスの下の基板の上面部分に対して凹部加工されている。メモリセルは、基板のチャネル領域の第１の部分の上方に配設されたポリシリコン浮遊ゲートと、チャネル領域の第２の部分の上方に配設されたポリシリコンワード線ゲートと、基板のソース領域の上方に配設されたポリシリコン消去ゲートと、浮遊ゲートの上方に配設され、高Ｋ誘電体を含む複合絶縁層によって浮遊ゲートから絶縁された金属制御ゲートと、を含む。論理デバイスは、基板の上方に配設された金属ゲートを含む。高電圧デバイスは、基板の上方に配設されたポリシリコンゲートを含む。【選択図】図２５

Description

（関連出願）
本出願は、２０１７年１２月５日に出願された米国仮出願第６２／５９４，９７６号、及び２０１８年１０月２２日に出願された米国特許出願第１６／１６６，３４２号の優先権を主張する。
（発明の分野）
本発明は、不揮発性メモリデバイスに関する。
分割ゲート不揮発性メモリセルは、当技術分野において周知である。例えば、米国特許第７，９２７，９９４号は、分割ゲート不揮発性メモリセルを開示している。図１は、半導体基板１２に形成されたかかる分割ゲートメモリセルの一例を例証する。ソース領域及びドレイン領域１６及び１４は、基板１２内の拡散領域として形成され、それらの間にチャネル領域１８を画定する。メモリセルは、４つの導電性ゲート、すなわち、チャネル領域１８の第１の部分及びソース領域１６の一部分の上方に配設され、チャネル領域１８の第１の部分及びソース領域１６の一部分から絶縁された浮遊ゲート２２、浮遊ゲート２２の上方に配設され、浮遊ゲート２２から絶縁された制御ゲート２６、ソース領域１６の上方に配設され、ソース領域１６から絶縁された消去ゲート２４、及びチャネル領域１８の第２の部分の上方に配設され、チャネル領域１８の第２の部分から絶縁された選択ゲート２０を含む。導電性接点１０が形成されて、ドレイン領域１４に電気的に接続することができる。米国特許７，３１５，０５６号は、別の分割ゲート不揮発性メモリセルを開示しており、米国特許７，９２７，９９４号のものと同様であるが、制御ゲートを有さない。図２は、’０５６特許のメモリセル（同じ要素番号で示された同様の要素を有する）を例証する。
メモリセルは、アレイ状に整列されてデバイスを形成しており、かかるメモリセルの列は、分離領域の列によって切り離されている。分離領域は、絶縁材料が形成される基板の部分である。論理（コア）デバイス及び高電圧デバイスは、メモリアレイと同じチップに形成され、多くの場合、同じ加工工程のうちのいくつかを共有して形成され得る。論理デバイス及び高電圧デバイスが形成される基板のそれらの専用エリアは、本明細書において、それぞれ、論理エリア及び高電圧エリアと呼ばれる。
従来の分割ゲートメモリセルに関する１つの問題は、基板のメモリセルの高さが、論理エリア及び高電圧エリア内のデバイスの高さよりも大きいことである。今もなお、所望の性能を依然として維持しながら、メモリセルの高さを低減することは困難であり得る。本発明は、論理デバイス及び高電圧デバイスと同じチップに分割ゲート不揮発性メモリデバイスを形成するための新規性のある技術であり、メモリセルは、浮遊ゲートとの結合誘電体として、制御ゲートの下に、従来のＯＮＯ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ、酸化物／窒化物／酸化物）又はＯＨＫＯ（ｏｘｉｄｅ／ＨＫ／ｏｘｉｄｅ、酸化物／ＨＫ／酸化物）を有する金属材料を有する制御ゲートを利用する。
前述の問題及び必要性は、上面、並びに第１、第２、及び第３のエリアを有する半導体基板にメモリデバイスを製造する方法によって対処され、その方法は、第２のエリア内の上面の一部分に対して第１及び第３のエリア内の上面の部分を凹部加工するステップと、メモリセルを形成するステップと、論理デバイスを形成するステップと、高電圧デバイスを形成するステップと、を含む。メモリセルを形成するステップは、基板の第１のエリア内の上面の凹部加工部分の下で、基板内に第１のソース領域及び第１のドレイン領域を形成することであって、基板の第１のチャネル領域が第１のソース領域と第１のドレイン領域との間に延在する、形成することと、第１のチャネル領域の第１の部分の上方に配設され、第１のチャネル領域の第１の部分から絶縁されたポリシリコン浮遊ゲートを形成することと、第１のチャネル領域の第２の部分の上方に配設され、第１のチャネル領域の第２の部分から絶縁されたポリシリコンワード線ゲートを形成することと、第１のソース領域の上方に配設され、第１のソース領域から絶縁されたポリシリコン消去ゲートを形成することと、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された金属制御ゲートを形成することと、を含む。論理デバイスを形成するステップは、基板の第２のエリア内に第２のソース領域及び第２のドレイン領域を形成することであって、基板の第２のチャネル領域が第２のソース領域と第２のドレイン領域との間に延在する、形成することと、第２のチャネル領域の上方に配設され、第２のチャネル領域から絶縁された金属ゲートを形成することと、を含む。高電圧デバイスを形成することは、基板の第３のエリア内の上面の凹部加工部分の下で、基板内に第３のソース領域及び第３のドレイン領域を形成することであって、基板の第３のチャネル領域が第３のソース領域と第３のドレイン領域との間に延在する、形成することと、第３のチャネル領域の上方に配設され、第３のチャネル領域から絶縁されたポリシリコンゲートを形成することと、を含む。
メモリデバイスは、上面、並びに第１、第２、及び第３のエリアを有する半導体基板であって、第１及び第３のエリア内の上面の部分は、第２のエリア内の上面の一部分に対して凹部加工されている、半導体基板と、メモリセルと、論理デバイスと、高電圧デバイスと、を備える。メモリセルは、基板の第１のエリア内の上面の凹部加工部分の下で、基板内に形成された第１のソース領域及び第１のドレイン領域であって、基板の第１のチャネル領域が第１のソース領域と第１のドレイン領域との間に延在する、第１のソース領域及び第１のドレイン領域と、第１のチャネル領域の第１の部分の上方に配設され、第１のチャネル領域の第１の部分から絶縁されたポリシリコン浮遊ゲートと、第１のチャネル領域の第２の部分の上方に配設され、第１のチャネル領域の第２の部分から絶縁されたポリシリコンワード線ゲートと、第１のソース領域の上方に配設され、第１のソース領域から絶縁されたポリシリコン消去ゲートと、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された金属制御ゲートと、を含む。論理デバイスは、基板の第２のエリア内に形成された第２のソース領域及び第２のドレイン領域であって、基板の第２のチャネル領域が第２ソース領域と第２のドレイン領域との間に延在する、第２のソース領域及び第２のドレイン領域と、第２のチャネル領域の上方に配設され、第２のチャネル領域から絶縁された金属ゲートと、を含む。高電圧デバイスは、基板の第３のエリア内の上面の凹部加工部分の下で、基板内に形成された第３のソース領域及び第３のドレイン領域であって、基板の第３のチャネル領域が第３のソース領域と第３のドレイン領域との間に延在する、第３のソース領域及び第３のドレイン領域と、第３のチャネル領域の上方に配設され、第３のチャネル領域から絶縁されたポリシリコンゲートと、を含む。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
従来のメモリセルの側面断面図である。 従来のメモリセルの側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。 基板に不揮発性メモリセル、論理デバイス、及び高電圧デバイスを形成する際の工程を例証する側面断面図である。
本発明は、金属材料又はポリシリコン材料、及び高Ｋ誘電体を使用して制御ゲートを形成すること、メモリセルが形成される基板上面部分の高さを凹部加工すること、並びに本明細書に記載された他の技術によって、上記の問題を解決する。図３を参照すると、この方法は、半導体基板３０から開始し、その半導体基板は、Ｐ型であることが好ましく、当技術分野で周知である。基板は、３つのエリア、すなわち、メモリセルが形成されることになるセルエリア、論理デバイスが形成されることになる論理エリア、及び高電圧デバイスが形成されることになるＨＶエリアを有する。１つ又は一対のかかるデバイスが、各エリアに示されているが、複数の各タイプのデバイスが、各エリア内に同時に形成されることになる。
更に図３に示すように、基板３０に二酸化シリコン（酸化物）３２の層の形成が示されている。窒化ケイ素（窒化物）３４の層が、酸化物層３２に形成され、次いでその窒化物の層は、マスクエッチングプロセスに供されて、セル及びＨＶエリアから窒化物層３４を除去する。マスクエッチングプロセスは、窒化物層３４にフォトレジスト材料を形成し、そしてフォトレジスト材料の選択された部分を露光することを内包する。フォトレジストが現像されると、その露光された部分が除去される（すなわち、セル及びＨＶエリア内のそれらの部分が除去され、それらのエリアに露出した窒化物３４を残す）。次いで、窒化物エッチングを用いて、窒化物３４の露出した部分を除去し、論理エリア内に窒化物３４を残す。フォトレジスト除去後、図３に示すように、次いで、熱酸化プロセスを用いて、セル及びＨＶエリア内に厚い酸化物層を形成することによってシリコンを酸化及び消費し（すなわち、厚膜酸化物３２ａを作り出し）、窒化物３４によって保護されている論理エリアに対して、セル及びＨＶのエリア内のシリコン基板３０の上面を凹部加工する。
次いで、窒化物及び酸化物エッチングが実行されて、窒化物層３４及び酸化物層３２／３２ａを除去する。酸化物層３６が、基板表面に形成される（例えば、熱酸化によって）。ポリシリコン（ポリ）層３８が、酸化物層３６に形成される。マスキング工程を用いて、フォトレジスト４０を形成し、そして論理エリアからのみフォトレジスト４０を除去する。ポリエッチングを実行して、論理エリア内の露出したポリ層３８を除去する。結果として得られた構造体を図４に示す。
フォトレジスト４０が除去された後、絶縁エリア（例えば、好ましくは、周知の浅いトレンチ絶縁ＳＴＩ）が、セルエリア、論理エリアと、ＨＶエリアとの間の基板３０内に形成される。ＳＴＩは、基板内のトレンチ内に形成された酸化物である。ＳＴＩは、ポリ層３８及び酸化物層３６を通って基板中に選択的にエッチングするマスキング及びエッチングプロセスによって形成されることが好ましい。次いで、図５に示すように、トレンチは、酸化物４２で充填される。Ｏ／ＨＫ／Ｏ（酸化物、高Ｋ誘電体、酸化物、ここで、高Ｋ誘電体は、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５などの酸化物の誘電率よりも大きい誘電率Ｋを有する絶縁材料、又は他の適切な材料）などの高Ｋ誘電体層４４が、その構造体に形成される。次いで、Ｔｉ／ＴｉＮなどの金属導電層４６が、絶縁層４４に形成される。窒化物層４８が、金属導電層４６に形成される。フォトレジスト５０が、構造体に形成され、そしてマスキング工程でパターン形成され、そのマスキング工程において、フォトレジスト５０は、ＨＶエリア、及びセルエリアの選択部分において除去される。図６に示すように、１回以上のエッチングを使用して、セル及びＨＶエリア内の窒化物４８、導電層４６、及び絶縁層４４の各露出部分を除去する。
フォトレジスト５０を除去した後、酸化物スペーサ５２が、酸化物堆積及びエッチングによって、構造体の側壁に形成される。別の方法として、スペーサ５２が、酸化物−窒化物スペーサとして形成され得る。ポリエッチングを使用して、制御ゲートとなる予定のものを画定し、そしてセル及びＨＶエリア内のポリ層３８の露出部分を除去する。フォトレジスト５４は、全てのエリアの上方に形成されるが、ＨＶエリアから除外される。図７に示すように、打ち込みプロセスを実行してＨＶエリア基板のウェル領域に打ち込む。フォトレジスト５４を除去した後、図８に示すように、酸化物スペーサ５６が、ポリ層３８の露出した端部分、並びにメモリセルエリア内の酸化物ペーサ５２の外側、及びＨＶエリア内に形成された酸化物層５８に形成される（例えば、ＨＴＯによって）。メモリセルエリアにおいて、複数のスタック構造体Ｓ１及びＳ２が存在する（すなわち、各々は、基板３０の、酸化物３６の、ポリ層３８の、絶縁層４４の、導電層４６に窒化物４８を有する）。図には、一対のスタックＳ１／Ｓ２のみが示されているが、メモリエリア内に形成された複数対のスタックＳ１／Ｓ２が存在することを理解されたい。
図９に示すように、フォトレジスト６０は、構造体の上方に形成され、スタックＳ１とＳ２との間のエリア（及びスタックＳ１／Ｓ２の部分）を除いて除去される。打ち込み及び熱アニールを、スタックＳ１とＳ２との間の基板内で実行して、ソース領域６２を形成する。酸化物エッチングを実行して、スタックＳ１とＳ２との間の露出した酸化物を除去すると、これにより、ポリ層３８の端部が露出される。図１０に示すように、フォトレジスト６０を除去した後、酸化物堆積を実行して（例えば、ＨＴＯ）、セルエリア内のポリ層３８の露出した端部にトンネル酸化物層６４を形成し、ＨＶエリア内の酸化物５８を厚くする。酸化物堆積及びエッチングを実行して、スタックＳ１／Ｓ２の外側に酸化物６８のスペーサを形成する。図１１に示すように、フォトレジスト６６が、構造体に形成され、スタックＳ１／Ｓ２の外側のセルエリアの部分から除去される。図１２に示すように、フォトレジストの除去後、酸化物７０の薄層が、スタックＳ１／Ｓ２の外側に隣接する基板に形成される。
次いで、ポリシリコン７２の層を構造体に堆積する。酸化物層７４をポリ層７２に形成する。フォトレジスト７６が、構造体に形成されて、セル及び論理エリアから除去される。図１３に示すように、酸化物エッチングを使用して、セル及び論理エリアから酸化物層７４を除去する。フォトレジスト７６を除去した後、ダミーポリシリコンを構造体の上方に堆積する。図１４に示すように、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ、化学機械研磨）を用いて、ポリシリコンの上部分を除去して構造体を平坦化し、更にポリエッチングバックを実行して、セルエリア内のポリシリコン上面をわずかに凹部加工する。酸化物７４は、ＨＶエリアにおいてこのポリエッチングからポリ層７２を保護する。次いで、図１５に示すように（フォトレジスト除去後）、酸化物層７８を構造体に形成し、続いてエッチングのために論理エリアを窓開けするためのフォトリソグラフィマスキング工程（露光及びエッチング）を行い、論理エリアから酸化物、窒化物、Ｔｉ／ＴｉＮ、及びＯ／ＨＫ／Ｏ層を除去する。
論理エリア内の論理ウェル打ち込みの後、薄い酸化物層８０（境界層ＩＬ）が、論理エリア内の基板上に形成される。これに続いて、高Ｋ金属ゲート層ＨＫＭＧ形成が行われ、その形成には、高Ｋ材料の絶縁層８２（すなわち、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５などの酸化物の誘電率よりも大きい誘電率Ｋを有する材料、又は他の適切な材料等）、及びＴｉＮなどの金属層８４が含まれる。次いで、ダミーポリ層８６を金属層８４に形成する。１つ以上の絶縁層８８を、ハードマスクとして使用されることになるダミーポリ層８６に形成する。図１６に示すように、フォトリソグラフィマスキング工程を実行して、論理エリア内に新たに形成された層の部分を、そこのスタックＳＴを除いて、除去する。
フォトレジスト９０を構造体に形成して、そこの特定の部分をマスキング工程によって除去する（すなわち、セル及びＨＶエリア内の部分）。図１７に示すように、エッチングを実行し、下に横たわる層を、基板か又は基板の酸化物のいずれかに至るまで除去して、ＨＶエリア内のポリゲート７２ａ、及びセルエリア内のワード線ゲート７２ｂを画定する。図１８に示すように、フォトレジストの除去後、フォトレジスト９２を構造体に形成して、セルエリアから選択的に除去する。ワード線ゲート７２ｂに隣接する基板領域に対して、打ち込み（メモリセルＬＤＤ（lightly doped drain）（低濃度ドープされたドレイン）打ち込み）を実行する。フォトレジスト９２の除去後、フォトレジスト９４を構造体に形成して、ＨＶエリアから選択的に除去する。図１９に示すように、ＨＶエリア内の基板領域に対して、ＬＤＤ打ち込みを実行する。フォトレジスト９４の除去後、ＳｉＧｅ９５の層を基板の露出部分に形成し、続いて構造体の側面にスペーサを形成する。次いで、打ち込み（及びアニール）を使用して、セルエリア内の基板の露出したエリアにドレイン領域９６を形成し、並びに論理及びＨＶエリア内にソース領域９８及びドレイン領域１００を形成する。ＮｉＳｉ層１０２を構造体に形成し、続いて絶縁体の厚い層１０４（例えば、ＩＬＤ）を形成する。次いで、図２０に示すように、ＣＭＰを使用して、構造体の上面を平坦化する。
ポリエッチングを使用して、ＣＭＰにより露出して残っていたダミーポリ８６を論理エリアから除去する。次いで、図２１に示すように、金属堆積及びＣＭＰを実行して、論理エリア内のＴｉＮ層８４及び高Ｋ材料層８２の上方に金属ブロック１０６を形成する。ＩＬＤ絶縁体１０８を構造体の上方に形成する。これに続いて、図２２に示すように、マスキング工程及びＩＬＤエッチングを行い、様々なソース／ドレイン領域、並びにセルエリア内の制御ゲート、ワード線ゲート、及び消去ゲートに下方に延在及び露出させるコンタクトホール１１０を形成する。図２３に示すように、金属堆積（例えば、Ｗ）及びＣＭＰを使用して、金属コンタクト１１２でコンタクトホールを充填する。図２４に示すように、追加の絶縁体、コンタクト形成、及び金属コンタクト形成を実行して、金属コンタクトを垂直方向に延在させることができる。
最終的な構造体を図２５及び図２６に示す。セルエリアは、図２５に示され、複数のメモリセル対を含む。各メモリセル対は、ソース領域６２、及び両者の間にチャネル領域１１４を画定する２つの離間したドレイン領域９６を含む。２つのポリシリコン浮遊ゲート３８は、各々、ソース領域６２の部分、及びそれらのそれぞれのチャネル領域１１４の部分の上方に配設され、そこから絶縁されている。２つのポリシリコンワード線ゲート７２ｂは、各々、それらのそれぞれのチャネル領域１１４（ドレイン領域９６のうちの一方に隣接する）の別の部分の上方に配設され、それから絶縁されている。ポリシリコン消去ゲート７２ｃは、ソース領域６２の上方に配設され、それから絶縁されている。２つの金属制御ゲート４６は、各々、浮遊ゲート３８のうちの一方の上方に配設され、それから絶縁されている（高Ｋ誘電体層及び酸化物複合絶縁層、例えば、Ｏ／ＨＫ／Ｏ４４によって）。論理エリアもまた、図２５に示されており、論理デバイスを含み、その論理デバイスは、各々、チャネル領域１１６が間にある離間されたソース及びドレイン領域９８／１００、並びにチャネル領域１１６のの高Ｋ金属ゲート（金属ゲート１０６及び高Ｋ層８２）を含む。セルエリア内の基板表面は、論理エリア内の基板表面に対して凹部量Ｒだけ凹部加工されており、その結果、論理エリア内のより短い論理デバイスの頂部、及びセルエリア内のより背の高いメモリセルの頂部は、実質的に互いに平坦である。ＨＶエリアは、図２６に示されており、ＨＶデバイスを含み、そのＨＶデバイスは、各々、チャネル領域１１８が間にある離間されたソース及びドレイン領域９８／１００、並びにチャネル領域１１８の上方に配設され、それから（厚膜酸化物５８によって）絶縁されたポリシリコンゲート７２ａを含む。ゲート７２ａと基板との間の厚膜酸化物５８によって、より高い電圧動作を可能にする。ＨＶエリア内の基板表面は、論理エリア内の基板表面に対して凹部量Ｒだけ凹部加工されており、その結果、論理エリア内のより短い論理デバイスの頂部、及びＨＶエリア内のより背の高いＨＶデバイスの頂部は、実質的に互いに平坦である。
上述した形成技術は、マスキング工程数を最小限に抑えることを含めて、多くの利点を有する。セル形成は、論理エリアのためのＨＫＭＧ形成プロセスから分離され、任意の汚染リスクを排除する。ワード線ゲート７２ｂの下の酸化物の厚さは、独立して柔軟に調整することができる（例えば、ワード線ゲート７２ｂの下の酸化物の厚さは、浮遊ゲート３８の下の厚さ未満とすることができ、ＨＶゲート７２ａの下の厚さ未満とすることができる）。様々なデバイスの頂部の高さは、互いに平坦であり（すなわち、制御ゲート４６、金属ゲート１０６、及びＨＶゲート７２ａの頂面は、同一平面にある）、これは、セル及びＨＶエリア内の基板表面を凹部加工し、そして金属及び高Ｋ絶縁体を用いてメモリセル制御ゲートを形成することによって達成される。
本発明は、上述の本明細書に例証の実施形態（複数可）に限定されないことが理解されるべきである。例えば、本明細書で本発明に言及することは、任意の特許請求項又は特許請求項の用語の範囲を限定することを意図しておらず、その代わり、単に、１つ以上の特許請求項によって網羅され得る１つ以上の特徴に言及するものである。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法工程が例証又は特許請求される正確な順序で行われる必要はないが、本発明のメモリセルの適切な形成を可能にする任意の順序で行われる。単一の材料層は、複数のかかる又は類似の材料層として形成することができ、そして、逆もまた同様である。本明細書で使用される、用語「形成」及び「形成される」とは、材料堆積、材料増加、又は開示又は特許請求される材料を提供する際の任意の他の技法を含むものとする。最後に、制御ゲートの下のＯ／ＨＫ／Ｏ層は、酸化物／窒化物／酸化物層（ＯＮＯ）と置き換えることができる。
本明細書で使用される、用語「の上方に（over）」及び「に（on）」は共に、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接的に基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

Claims (21)

  1. 上面、並びに第１、第２、及び第３のエリアを有する半導体基板にメモリデバイスを製造する方法であって、該方法は、
    前記第２のエリア内の前記上面の一部分に対して前記第１及び第３のエリア内の前記上面の部分を凹部加工するステップと、
    メモリセルを形成するステップであって、該メモリセルを形成するステップは、
    前記基板の前記第１のエリア内の前記上面の凹部加工部分の下で、前記基板内に第１のソース領域及び第１のドレイン領域を形成することであって、前記基板の第１のチャネル領域が前記第１のソース領域と前記第１のドレイン領域との間に延在する、形成すること、
    前記第１のチャネル領域の第１の部分の上方に配設され、前記第１のチャネル領域の第１の部分から絶縁されたポリシリコン浮遊ゲートを形成すること、
    前記第１のチャネル領域の第２の部分の上方に配設され、前記第１のチャネル領域の第２の部分から絶縁されたポリシリコンワード線ゲートを形成すること、
    前記第１のソース領域の上方に配設され、前記第１のソース領域から絶縁されたポリシリコン消去ゲートを形成すること、及び
    前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された金属制御ゲートを形成すること、によって、メモリセルを形成するステップと、
    論理デバイスを形成するステップであって、該論理デバイスを形成するステップは、
    前記基板の前記第２のエリア内に第２のソース領域及び第２のドレイン領域を形成することであって、前記基板の第２のチャネル領域が前記第２のソース領域と前記第２のドレイン領域との間に延在する、形成すること、及び
    前記第２のチャネル領域の上方に配設され、前記第２のチャネル領域から絶縁された金属ゲートを形成すること、によって、論理デバイスを形成するステップと、
    高電圧デバイスを形成するステップであって、該高電圧デバイスを形成するステップは、
    前記基板の前記第３のエリア内の前記上面の前記凹部加工部分の下で、前記基板内に第３のソース領域及び第３のドレイン領域を形成することであって、前記基板の第３のチャネル領域が前記第３のソース領域と前記第３のドレイン領域との間に延在する、形成すること、及び
    前記第３のチャネル領域の上方に配設され、前記第３のチャネル領域から絶縁されたポリシリコンゲートを形成すること、によって、高電圧デバイスを形成するステップと、を含む、方法。
  2. 前記金属制御ゲートは、Ｔｉ及びＴｉＮで形成されている、請求項１に記載の方法。
  3. 前記金属制御ゲートは、少なくとも高Ｋ誘電体材料層によって前記浮遊ゲートから絶縁されている、請求項２に記載の方法。
  4. 前記金属制御ゲートは、一対の酸化物層の間に配設された高Ｋ誘電体材料層によって前記浮遊ゲートから絶縁されている、請求項２に記載の方法。
  5. 前記金属ゲートは、少なくとも高Ｋ誘電体材料層によって前記第２のチャネル領域から絶縁されている、請求項１に記載の方法。
  6. 前記金属ゲートは、ＴｉＮで形成されている、請求項５に記載の方法。
  7. 前記ポリシリコンワード線ゲート、前記ポリシリコン消去ゲート、及び前記ポリシリコンゲートの前記形成することは、
    前記基板の上方にあり、前記基板から絶縁されたポリシリコン層を形成することと、
    前記第１のエリア内に前記ポリシリコンワード線ゲート及び前記ポリシリコン消去ゲートを残し、前記第３のエリア内に前記ポリシリコンゲートを残して、前記ポリシリコン層の部分を選択的に除去することと、を含む、請求項１に記載の方法。
  8. 前記第１、第２、及び第３のドレイン領域の上方、並びに前記第２及び第３のソース領域の上方の、前記基板の前記上面にＳｉＧｅを形成するステップを更に含む、請求項１に記載の方法。
  9. 前記第１及び第３のエリア内の前記上面の前記部分の前記凹部加工するステップは、
    前記第１、第２、及び第３のエリア内の前記上面の上方に絶縁層を形成することと、
    前記絶縁層を、前記第１及び第３のエリアから除去するが、前記第２のエリアからは除去しないことと、
    前記上面を、前記第１及び第３のエリア内では酸化するが、前記第２のエリア内では酸化しないことと、を含む、請求項１に記載の方法。
  10. 前記ワード線ゲートは、第１の厚さを有する第１の絶縁体によって前記基板から絶縁され、
    前記浮遊ゲートは、第２の厚さを有する第２の絶縁体によって前記基板から絶縁され、
    前記ポリシリコンゲートは、第３の厚さを有する第３の絶縁体によって前記基板から絶縁され、
    前記第１の厚さは、前記第２の厚さ未満であり、前記第２の厚さは、前記第３の厚さ未満である、請求項１に記載の方法。
  11. 前記第１、第２、及び第３のドレイン領域、並びに前記第２及び第３のソース領域の前記形成することは、
    前記第１のエリア内に前記第１のドレイン領域、前記第２のエリア内に前記第２のソース領域及び前記第２のドレイン領域、並びに前記第３のエリア内に前記第３のソース領域及び前記第３のドレイン領域を同時に形成する打ち込みを実行すること、を含む、請求項１に記載の方法。
  12. 前記制御ゲートの頂面、前記金属ゲートの頂面、及び前記ポリシリコンゲートの頂面は、同一平面にある、請求項１に記載の方法。
  13. メモリデバイスであって、該メモリデバイスは、
    上面、並びに第１、第２、及び第３のエリアを有する半導体基板であって、前記第１及び第３のエリア内の前記上面の部分が、前記第２のエリア内の前記上面の一部分に対して凹部加工されている、半導体基板と、
    メモリセルであって、該メモリセルは、
    前記基板の前記第１のエリア内の前記上面の凹部加工部分の下で、前記基板内に形成された第１のソース領域及び第１のドレイン領域であって、前記基板の第１のチャネル領域が前記第１のソース領域と前記第１のドレイン領域との間に延在する、第１のソース領域及び第１のドレイン領域、
    前記第１のチャネル領域の第１の部分の上方に配設され、前記第１のチャネル領域の第１の部分から絶縁されたポリシリコン浮遊ゲート、
    前記第１のチャネル領域の第２の部分の上方に配設され、前記第１のチャネル領域の第２の部分から絶縁されたポリシリコンワード線ゲート、
    前記第１のソース領域の上方に配設され、前記第１のソース領域から絶縁されたポリシリコン消去ゲート、及び
    前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された金属制御ゲート、を含む、メモリセルと、
    論理デバイスであって、該論理デバイスは、
    前記基板の前記第２のエリア内に形成された第２のソース領域及び第２のドレイン領域であって、前記基板の第２のチャネル領域が前記第２のソース領域と前記第２のドレイン領域との間に延在する、第２のソース領域及び第２のドレイン領域、及び
    前記第２のチャネル領域の上方に配設され、前記第２のチャネル領域から絶縁された金属ゲート、を含む、論理デバイスと、
    高電圧デバイスであって、該高圧デバイスは、
    前記基板の前記第３のエリア内の前記上面の前記凹部加工部分の下で、前記基板内に形成された第３のソース領域及び第３のドレイン領域であって、前記基板の第３のチャネル領域が前記第３のソース領域と前記第３のドレイン領域との間に延在する、第３のソース領域及び第３のドレイン領域、及び
    前記第３のチャネル領域の上方に配設され、前記第３のチャネル領域から絶縁されたポリシリコンゲート、を含む、高電圧デバイスと、を備える、メモリデバイス。
  14. 前記金属制御ゲートは、Ｔｉ及びＴｉＮで形成されている、請求項１３に記載のデバイス。
  15. 前記金属制御ゲートは、少なくとも高Ｋ誘電体材料層によって前記浮遊ゲートから絶縁されている、請求項１４に記載のデバイス。
  16. 前記金属制御ゲートは、一対の酸化物層の間に配設された高Ｋ誘電体材料層によって前記浮遊ゲートから絶縁されている、請求項１４に記載のデバイス。
  17. 前記金属ゲートは、少なくとも高Ｋ誘電体材料層によって前記第２のチャネル領域から絶縁されている、請求項１３に記載のデバイス。
  18. 前記金属ゲートは、ＴｉＮで形成されている、請求項１７に記載のデバイス。
  19. 前記第１、第２、及び第３のドレイン領域の上方で、並びに前記第２及び第３のソース領域の上方で、前記基板の前記上面に直接配設されたＳｉＧｅを更に備える、請求項１３に記載のデバイス。
  20. 前記ワード線ゲートは、第１の厚さを有する第１の絶縁体によって前記基板から絶縁され、
    前記浮遊ゲートは、第２の厚さを有する第２の絶縁体によって前記基板から絶縁され、
    前記ポリシリコンゲートは、第３の厚さを有する第３の絶縁体によって前記基板から絶縁され、
    前記第１の厚さは、前記第２の厚さ未満であり、前記第２の厚さは、前記第３の厚さ未満である、請求項１３に記載のデバイス。
  21. 前記制御ゲートの頂面、前記金属ゲートの頂面、及び前記ポリシリコンゲートの頂面は、同一平面にある、請求項１３に記載のデバイス。
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