TW202218121A - 具有鰭式場效電晶體(finfet)結構的分離閘非揮發性記憶體單元、高壓(hv)與邏輯裝置及其製造方法 - Google Patents

具有鰭式場效電晶體(finfet)結構的分離閘非揮發性記憶體單元、高壓(hv)與邏輯裝置及其製造方法 Download PDF

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Abstract

一種在半導體基板的上表面的鰭上形成記憶體單元、高壓裝置及邏輯裝置的方法，以及由此形成的記憶體裝置。記憶體單元形成在一對鰭上，其中浮動閘極設置在該對鰭之間，字元線閘極圍繞在該對鰭周圍，控制閘極設置在該浮動閘極上方，並且抹除閘極設置在該對鰭上方並部分地設置在該浮動閘極上方。高壓裝置包括圍繞在各自的鰭周圍的HV閘極，並且邏輯裝置包括邏輯閘，該邏輯閘為金屬並圍繞在各自的鰭周圍。

Description

具有鰭式場效電晶體(FINFET)結構的分離閘非揮發性記憶體單元、高壓(HV)與邏輯裝置及其製造方法
[優先權主張]本專利申請案主張於2020年10月30日提申，標題為「Split Gate Non-volatile Memory Cells, HV And Logic Devices With FINFET Structures, And Method Of Making Same」的中國專利申請案第202011193113.X號以及於 2021 年 1 月 19 日提申，標題為「Split Gate Non-volatile Memory Cells, HV And Logic Devices With FINFET Structures, And Method Of Making Same」的美國專利申請案第17/152,441號的優先權。
本發明涉及均形成在同一半導體基板上的快閃記憶體單元陣列、高壓裝置及邏輯裝置。
分離閘非揮發性記憶體裝置在本領域中是熟知的。例如，以引用方式併入本文的美國專利7,927,994揭露了分離閘非揮發性記憶體單元。圖1顯示形成在半導體基板110上的此類分離閘記憶體單元的示例。源極區112及汲極區113作為擴散區形成在基板110中，並且在兩者之間限定了基板110的通道區114。記憶體單元包括四個導電閘極：浮動閘極115，該浮動閘極設置在通道區114的第一部分及源極區112的部分的上方並且與通道區114的第一部分及源極區112的部分絕緣；控制閘極(也稱為耦合閘極)116，該控制閘極116設置在浮動閘極115上方並與浮動閘極115絕緣；抹除閘極117，該抹除閘極117設置在源極區112上方並與源極區112絕緣；以及選擇閘極(也稱為字元線閘極)118，該選擇閘極設置在通道區114的第二部分上方並與通道區114的第二部分絕緣。可以形成導電觸點119以電連接到汲極區113。由於通道區114沿半導體基板的平坦表面形成，因此隨著裝置幾何形狀變小，通道區的總面積(例如，寬度)也變小。這減少了源極區與汲極區之間的電流流動，從而還需要更靈敏的感測放大器來檢測記憶體單元的狀態。
因為縮小微影尺寸從而減少通道寬度的問題會影響所有半導體裝置，所以已經提出了鰭式場效電晶體型的結構。在鰭式場效電晶體型的結構中，半導體材料的鰭形構件將源極區連接到汲極區。鰭形構件包括兩個側表面，該側表面向上延伸且終止在頂表面。然後，從源極區到汲極區的電流可沿著兩個側表面及頂表面流動。因此，通道區的寬度增加，從而增加了電流。然而，通過將通道區「折疊」成兩個側表面及頂表面增加通道區的寬度而不犧牲更多的半導體基板空間，從而減少通道區的「覆蓋區」。已經揭露了使用此類鰭式場效電晶體的非揮發性記憶體單元，其中浮動閘極及選擇閘極圍繞在鰭形構件的頂表面及兩個側表面周圍。先前技術的鰭式場效電晶體非揮發性記憶體結構的一些示例(儘管閘極的數量及配置不同於圖1中的上述平面示例)包括美國專利號7,423,310、7,410,913、8,461,640、9,985,042及10,468,428。還提出了在鰭形構件上形成邏輯裝置。參見例如美國專利號9,972,630及10,312,247。
然而，需要一種改進的技術以在相同的記憶體裝置基板上形成鰭式場效電晶體記憶體單元、鰭式場效電晶體邏輯裝置及鰭式場效電晶體HV(高壓)裝置。
一種記憶體裝置，包括： 一半導體基板，該半導體基板具有一上表面，該上表面具有多個鰭，其中，該鰭的每個鰭向上延伸以及包括彼此相反且終止於一頂表面的第一側表面及第二側表面； 一記憶體單元，該記憶體單元形成在該多個鰭中的第一鰭及第二鰭上，該記憶體單元包括: 一第一通道區，該第一通道區在該第一鰭的一源極區與該第一鰭的一第一汲極區之間沿著該第一鰭的該頂表面及該相反的側表面延伸， 一第二通道區，該第二通道區在該第一鰭的該第一汲極區與該第一鰭的一第二汲極區之間沿著該第一鰭的該頂表面及該相反的側表面延伸， 一第三通道區，該第三通道區在該第二鰭的一源極區與該第二鰭的一第一汲極區之間沿著該第二鰭的該頂表面及該相反的側表面延伸， 一第四通道區，該第四通道區在該第二鰭的該第一汲極區與該第二鰭的一第二汲極區之間沿著該第二鰭的該頂表面及該相反的側表面延伸， 一浮動閘極，該浮動閘極設置在該第一鰭與該第二鰭之間，並且沿著該第一通道區的一第一部分及該第三通道區的一第一部分延伸， 一控制閘極，該控制閘極沿著該浮動閘極延伸並與該浮動閘極絕緣， 一抹除閘極，該抹除閘極具有與該浮動閘極橫向相鄰的一第一部分及設置在該浮動閘極上方的一第二部分，及 一字元線閘極，該字元線閘極沿著該第二通道區及該第四通道區延伸，其中，該字元線閘極沿著該第一鰭及該第二鰭的該第一側表面、該第二側表面及該頂表面延伸並且與該第一鰭及該第二鰭的該第一側表面、該第二側表面及該頂表面絕緣， 一高壓(HV)裝置，該高壓裝置形成在該多個鰭中的一第三鰭上，該高壓裝置包括： 一HV通道區，該HV通道區在該第三鰭的一HV源極區與該第三鰭的一HV汲極區之間沿著該第三鰭的該頂表面及該相反的側表面延伸，及 一HV閘極，該HV閘極沿著該HV通道區延伸，其中，該HV閘極沿著該第三鰭的該第一側表面、該第二側表面及該頂表面延伸並且與該第三鰭的該第一側表面、該第二側表面及該頂表面絕緣；及 一邏輯裝置，該邏輯裝置形成在該多個鰭的第四鰭上，該邏輯裝置包括： 一邏輯通道區，該邏輯通道區在該第四鰭的一邏輯源極區與該第四鰭的一邏輯汲極區之間沿著該第四鰭的該頂表面及該相反的側表面延伸，及 一邏輯閘，該邏輯閘沿著該邏輯通道區延伸，其中，該邏輯閘沿該第四鰭的該第一側表面、該第二側表面及該頂表面延伸並且與該第四鰭的該第一側表面、該第二側表面及該頂表面絕緣。
一種形成記憶體裝置的方法，包括: 在一半導體基板的一上表面中形成多個鰭，其中，該鰭中的每個鰭向上延伸以及包括彼此相反且終止於一頂表面的第一側表面及第二側表面；以及 通過以下方式在該多個鰭中的第一鰭及第二鰭上形成一記憶體單元、在該多個鰭中的一第三鰭上形成一高電壓(HV)裝置、並且在該多個鰭中的一第四鰭上形成一邏輯裝置： 在該第一鰭與該第二鰭之間形成一浮動閘極； 在該浮動閘極上方形成一控制閘極，該控制閘極與該浮動閘極絕緣； 在該第一鰭、該第二鰭、該第三鰭及該第四鰭上方形成一導電材料層； 選擇性地移除該導電材料層的部分，留下： 一字元線閘極，該字元線閘極作為該第一鰭及該第二鰭上方的該導電材料層的一保留部分， 一抹除閘極，該抹除閘極作為該第一鰭及該第二鰭上方的該導電材料層的一保留部分，其中，該控制閘極設置在該字元線閘極與該抹除閘極之間， 一HV閘極，該HV閘極作為該第三鰭上方的該導電材料層的一保留部分，及 一虛擬閘極，該虛擬閘極作為該第四鰭上方的該導電材料層的一保留部分； 在與該抹除閘極相鄰的該第一鰭中形成一源極區區； 在與該字元線閘極相鄰的該第一鰭中形成一汲極區，其中，該第一鰭的一通道區在該第一鰭的該源極區與該第一鰭的該汲極區之間沿著該第一鰭的該頂表面及該相反的側表面延伸； 在與該抹除閘極相鄰的該第二鰭中形成一源極區； 在與該字元線閘極相鄰的該第二鰭中形成一汲極區，其中，該第二鰭的一通道區在該第二鰭的該源極區與該第二鰭的該汲極區之間沿著該第二鰭的該頂表面及該相反的側表面延伸； 在與該HV閘極相鄰的該第三鰭中形成源極區及汲極區，其中，該第三鰭的一通道區在該第三鰭的該源極區與該汲極區之間沿著該第三鰭的該頂表面及該相反的側表面延伸； 在與該虛擬閘極相鄰的該第四鰭中形成源極區及汲極區，其中，該第四鰭的一通道區在該第四鰭的該源極區與該汲極區之間沿著該第四鰭的該頂表面及該相反的側表面延伸；以及 用由金屬形成的一邏輯閘替換該虛擬閘極。
一種形成記憶體裝置的方法，包括: 在一半導體基板的一上表面中形成多個鰭，其中，該鰭中的每個鰭向上延伸以及包括彼此相反且終止於一頂表面的第一側表面及第二側表面；以及 通過以下方式在該多個鰭中的第一鰭及第二鰭上形成一記憶體單元、在該多個鰭中的一第三鰭上形成一高電壓(HV)裝置、並且在該多個鰭中的一第四鰭上形成一邏輯裝置： 在該第一鰭與該第二鰭之間形成一浮動閘極； 在該浮動閘極上方形成一控制閘極，且該控制閘極與該浮動閘極絕緣； 在該第一鰭、該第二鰭、該第三鰭及該第四鰭上方形成一導電材料層； 選擇性地移除該導電材料層的部分，留下： 一字元線閘極，該字元線閘極作為該第一鰭及該第二鰭上方的該導電材料層的一保留部分， 一抹除閘極，該抹除閘極作為該第一鰭及該第二鰭上方的該導電材料層的一保留部分，其中，該控制閘極設置在該字元線閘極與該抹除閘極之間， 一HV閘極，該HV閘極作為該第三鰭上方的該導電材料層的一保留部分，及 一虛擬閘極，該虛擬閘極作為該第四鰭上方的該導電材料層的一保留部分； 在與該抹除閘極相鄰的該第一鰭中形成一源極區； 在與該字元線閘極相鄰的該第一鰭中形成一第一汲極區； 在該第一鰭中在該字元線閘極與該控制閘極之間形成一第二汲極區，其中，該第一鰭的一第一通道區在該第一鰭的該源極區與該第一鰭的該第二汲極區之間沿著該第一鰭的該頂表面及該相反的側表面延伸，以及其中，該第一鰭的一第二通道區在該第一鰭的該第一汲極區與該第一鰭的該第二汲極區之間沿著該第一鰭的該頂表面及該相反的側表面延伸； 在與該抹除閘極相鄰的該第二鰭中形成一源極區； 在與該字元線閘極相鄰的該第二鰭中形成一第一汲極區； 在該第二鰭中在該字元線閘極與該控制閘極之間形成一第二汲極區，其中，該第二鰭的一第一通道區在該第二鰭的該源極區與該第二鰭的該第二汲極區之間沿著該第二鰭的該頂表面及該相反的側表面延伸，並且其中，該第二鰭的第二通道區在該第二鰭的該第一汲極區與該第二鰭的該第二汲極區之間沿著該第二鰭的該頂表面及該相反的側表面延伸； 在與該HV閘極相鄰的該第三鰭中形成源極區及汲極區，其中，該第三鰭的一通道區在該第三鰭的該源極區與該汲極區之間沿著該第三鰭的該頂表面及該相反的側表面延伸； 在與該虛擬閘極相鄰的該第四鰭中形成個源極區及汲極區，其中，該第四鰭的一通道區在該第四鰭的該源極區與該汲極區之間沿著該第四鰭的該頂表面及該相反的側表面延伸；以及 用由金屬形成的一邏輯閘替換該虛擬閘極。
通過查看說明書、申請專利範圍及圖式，本發明的其他目的及特徵將變得明顯。
本發明涉及記憶體裝置並且涉及此類記憶體裝置的形成，該儲存器設備包括在同一半導體基板10上的非揮發性記憶體單元、高壓(HV)裝置(例如，被設計成在比邏輯裝置更高的電壓下操作的裝置)及邏輯裝置。
形成記憶體裝置的製程從在基板10的上表面10a中形成鰭開始。鰭形成開始於在矽半導體基板10的頂表面10a上形成二氧化矽(氧化物)層12。在氧化物層12上形成氮化矽(氮化物)層14。在氮化物層14上形成硬光罩材料16。在硬光罩材料16上形成光阻18。然後圖案化光阻18，這包括微影製程，該微影製程選擇性地曝光光阻18的部分，並且選擇性地移除光阻18的部分以曝露下面的材料的選擇性部分(即，在這種情況下為硬光罩材料16的條)。所得結構在圖2A中顯示。
執行蝕刻以移除硬光罩材料16的曝光部分，留下如圖2B所示的硬光罩材料16的垂直條(在光阻18移除之後)。氮化物間隔物20沿著硬光罩材料條16的側面形成。間隔物的形成是本領域所熟知的，並且涉及材料在結構輪廓上方的沉積，隨後進行非等向性蝕刻(anisotropic etch)製程，由此將該材料從該結構的水平表面去除，同時該材料在該結構的垂直取向表面上在很大程度上保持完整(具有圓化的上表面)。通過沉積氮化物，然後進行非等向性氮化物蝕刻(這將氮化物間隔物20留在硬光罩條16的垂直側壁上)來形成氮化物間隔物20。進行蝕刻以移除硬光罩條16，如圖2C所示。
執行一次或多次蝕刻以移除不在氮化物間隔物20下方的氮化物層14、氧化物層12及基板10的上部部分的那些部分，這導致形成延伸到基板10中的溝槽22，留下在相鄰溝槽22之間的基板10的薄鰭結構10b(本文稱為「鰭」10b)，如圖2D所示。這些蝕刻還移除氮化物間隔物20。如圖2E所示，在這些結構上方形成絕緣材料24(例如，氧化物)(包括用氧化物24填充溝槽22)，然後進行氧化物平坦化(如，化學機械拋光(CMP))以移除氮化物層14的頂部上方的氧化物24的任何部分。每個鰭10b向上延伸並且具有向上延伸並終止於頂表面10e的兩個相反的側表面10c及10d。
鰭10a同時在基板10的所有三個區域(記憶體單元區域2、HV裝置區域4、邏輯裝置區域6)中形成。然而，相鄰鰭10b的類似表面之間的節距(例如，側表面10c之間的距離)及/或相鄰鰭10b之間的間距S在三個區域之間變化。具體地講，記憶體單元區域2中的節距P1及間距S1分別大於HV裝置區域4中的節距P2及間距S2，並且分別大於邏輯裝置區域6中的節距P3及間距S3，如圖3A至圖3C所示。溝槽22的深度在記憶體單元區域2、HV裝置區域4及邏輯裝置區域6中可以是相同的，在這種情況下，鰭10b全部具有相同的高度。另選地，記憶體單元區域2中的溝槽22可以比HV裝置區域4及邏輯裝置區域6中的溝槽深，所以在記憶體單元區域2中的鰭10b更高。通過圖案化光阻18使節距P1及間距S1在記憶體單元區域2中更大，使得圖2B所示的條帶16在記憶體單元區域2中比HV裝置區域4及邏輯裝置區域6中的條帶16更寬並且間隔更遠。更厚的間隔物20也將增加鰭10a的厚度，並且也會導致更大的節距P1、P2、P3。節距P2及P3可以但不必彼此相等。類似地，間距S2及S3可以但不必彼此相等。較佳地，在記憶體單元區域2、HV裝置區域4及邏輯裝置區域6中鰭10b在行方向C-C上延伸並且彼此平行，如在4A至圖4C中的平面圖所示。
光阻形成在該結構上，並且被圖案化以暴露記憶體單元區域2中的交替的鰭10b之間的氧化物24的部分(即，任何給定鰭的僅一側上的氧化物24被暴露)，同時留下被光阻覆蓋的HV裝置區域4及邏輯裝置區域6。氧化物蝕刻使得記憶體單元區域2中的氧化物24的暴露部分凹陷(使受影響的鰭10b的側表面10c/10d暴露)，從而在交替的鰭10b之間的氧化物24中形成孔22a(即，孔22a僅形成於任何給定鰭的一側上)。在光阻移除之後，絕緣層25(例如，氧化物)形成在鰭10b的暴露側表面10c/10d上(例如，通過氧化物沉積或熱氧化)。通過材料沉積、使用氮化物層14作為終止層的化學機械拋光(CMP)及回蝕刻將導電材料填充到孔22a中，以使該導電材料凹陷至氮化物14的頂部下方，從而在記憶體單元區域2中的相鄰鰭10b之間留下第一導電材料塊26，如圖5A至圖5C及圖6A至圖6C所示。第一導電材料塊26可以是摻雜多晶矽或摻雜非晶矽。
使用蝕刻移除氮化物層14。氧化物沉積在該結構上以填充通過移除氮化物層14而留下的氧化物24中的空隙並且覆蓋第一導電材料塊26。使用第一導電材料塊26作為擋件來執行CMP。這使得鰭10b的頂部覆蓋有氧化物24。在該結構上形成絕緣層28，如圖7A至圖7C中所示。較佳地，絕緣層28是ONO層，意味著其具有氧化物-氮化物-氧化物子層。
導電材料層30(導電層30)形成在該結構上方，即在絕緣層28上方。較佳地，導電材料層30為摻雜多晶矽或摻雜非晶矽。光阻形成在導電材料層30上並被圖案化以留下在水平/列方向上延伸的光阻條。執行一次或多次蝕刻以從結構中移除除記憶體單元區域2中導電層30的條(以及下面的絕緣層28的保留部分)之外的導電材料層30及絕緣層28，如圖8A至圖8C(沿列方向截取的視圖)及圖9A至圖9C(沿行方向截取的視圖)所示。導電材料30的條在列方向(與行方向正交)上延伸。較佳地，第一導電材料塊26在導電材料30的條下方的部分略微向上延伸到鰭10b的頂部上方。
沿著導電材料30的條的側壁形成絕緣間隔物32/34(例如，分別是ON–氧化物及氮化物)。通過氧化物沉積、氮化物沉積以及隨後的氮化物非等向性蝕刻及氧化物非等向性蝕刻來形成絕緣(ON)間隔物32/34。在該階段，可單獨執行向HV裝置區域4及邏輯裝置區域6中的植入(即，通過用光阻覆蓋其他區域來僅植入到一個區域中)。然後在該結構上方形成光阻，並且將該光阻從HV裝置區域4及邏輯裝置區域6完全移除並從記憶體單元區域2的部分移除，留下覆蓋導電材料30的條的第一側上的間隔物32/34以及鰭10b、第一導電材料塊26及氧化物24的相鄰部分的光阻條36。然後執行蝕刻，以使在HV裝置區域4與邏輯裝置區域6中的鰭10b之間的氧化物24的頂表面24a凹陷，以及在記憶體單元區域2中的鰭10b之間凹陷，除了在光阻條36下方及在第一導電材料塊26下方的氧化物24的那些部分之外，如圖10A至圖10C所示。
在移除光阻條36之後，在該結構上形成絕緣層38(例如，通過HTO沉積及退火形成的氧化物層)。然後，在該結構上方形成光阻40並部分地移除該光阻，留下被完全覆蓋的HV裝置區域4及邏輯裝置區域6，並且留下覆蓋了導電材料30的條的第一側上的間隔物32/34以及鰭10b與第一導電材料塊26及氧化物24的相鄰部分的光阻條40。然後執行蝕刻以移除與導電材料30的條的第二側(與第一側相反)相鄰的第一導電材料塊26的暴露部分，以及絕緣層38的暴露部分，如圖11A至圖11C所示。
在光阻40被移除之後，沿著與導電材料30的條的側壁相鄰的間隔物34形成絕緣間隔物42(例如，通過氧化物沉積如HTO沉積、退火及非等向性蝕刻製成的氧化物間隔物)。然後在該結構上形成光阻44並選擇性地將其移除，留下被完全覆蓋的HV裝置區域4及邏輯裝置區域6，並且留下了覆蓋著導電材料30的條的第二側上的間隔物32/34及鰭10b與氧化物24的相鄰部分之光阻44的條，如圖12A至圖12C所示。
然後執行蝕刻以移除絕緣層38及絕緣間隔物42的暴露部分。在移除光阻44之後，形成絕緣層46(例如，通過HTO沉積及退火形成的隧道氧化物)。然後在該結構上形成光阻48，並將其部分地移除，使得其完全覆蓋HV裝置區域4及記憶體單元區域2，但將邏輯裝置區域6暴露。使用蝕刻來移除絕緣層38及絕緣層46，從而使鰭10b的上部暴露。然後在邏輯裝置區域6中的鰭10b的暴露部分上形成絕緣層50，所得結構示於圖13A至圖13C中。絕緣層50可為氧化物、氮氧化物及/或其他介電材料。如下文將進一步描述的，通過選擇不同的厚度及/或組分，移除絕緣層38及絕緣層46並用絕緣層50代替它們允許對部件進行單獨調整。
在光阻48被移除之後，在該結構上方形成導電材料層52。較佳地，導電材料層52為多晶矽。可執行任選的植入步驟以將摻雜劑植入導電材料層52中。化學-機械拋光(CMP)可用於使導電材料層52的頂表面平坦化。蝕刻可任選地用於進一步使導電材料層52的頂表面凹陷。硬光罩層54形成於導電材料層52上方。較佳地，硬光罩層54包括多個子層(例如，氧化物層54a及氮化物層54b)，如圖14A至圖14C所示。使用微影步驟將硬光罩層54圖案化以移除記憶體單元區域2、HV裝置區域4及邏輯裝置區域6中的硬光罩層54的部分，從而使下面的導電材料層52的部分暴露。如圖15A至圖15C所示，之後使用非等向性蝕刻來移除導電材料層52的暴露部分。
通過材料沉積及非等向性蝕刻在結構的側面上形成間隔物56。此時可針對記憶體單元區域2、HV裝置區域4及邏輯裝置區域6中的每一者執行植入(即，通過用光阻覆蓋其他區域並執行植入)。移除鰭10b的上部部分並將其替換為磊晶膜(未顯示)，這涉及蝕刻以降低鰭10b的頂表面的暴露部分，然後進行磊晶生長。如果PMOS裝置及NMOS裝置均在磊晶膜上形成，則執行兩次替換，一次針對PMOS裝置(NMOS裝置被光阻覆蓋)，並且然後再次針對NMOS裝置(PMOS裝置被光阻覆蓋)。通過材料沉積及非等向性蝕刻在結構的側面上形成絕緣間隔物58。絕緣間隔物58可以是單一材料間隔物，或者可以是多材料間隔物(如通過氧化物及氮化物沉積，並且然後通過氮化物非等向性蝕刻及氧化物非等向性蝕刻形成的ON)。然後執行一次或多次植入以在鰭10b的暴露區域中形成源極區/汲極區，該源極區/汲極區的導電類型不同於鰭10b的其他部分的導電類型。具體地講，該一次或多次植入在記憶體單元區域2中形成源極區62及汲極區64，在HV裝置區域4中形成源極區66及汲極區68，並且在邏輯裝置區域6中形成源極區70及汲極區72，如圖16A至圖16C所示。
在該結構上形成接觸蝕刻阻擋層74。在該結構上方形成氧化物76(例如，層間介電質(ILD)氧化物)，並且用接觸蝕刻停止層74作為拋光阻擋件使該氧化物經受化學機械拋光(CMP)平面化。使用蝕刻使氧化物76及硬光罩層54凹陷。將另外的氧化物層(未顯示)沉積在該結構上(較佳使用高長寬比製程——HARP)。然後使用化學機械拋光來平面化該結構，這移除了附加的氧化物層並暴露了導電材料層52的頂表面，如圖17A至圖17C所示。
將光阻覆蓋在該結構上，該光阻被部分地移除以暴露邏輯區域6。使用蝕刻以移除邏輯區域6中的導電材料層52(即，邏輯區域6中用作虛擬閘極並且通過該蝕刻移除的導電材料層52的那些部分)，從而暴露下面的絕緣層50的部分。使用蝕刻以移除絕緣層50的暴露部分，從而暴露邏輯區域6中鰭10b的部分。然後在該結構上方形成高K金屬閘極極(HKMG)層，填充由於移除導電材料層52的虛擬閘極及絕緣層50留下的空隙。HKMG層包括導電金屬層80下方的高K材料(即，其介電常數K大於氧化物如HfO2、ZrO2、TiO2、Ta2O5或非限制的其他適當材料的介電常數)的絕緣層78。執行了使用氧化物76作為阻擋件的化學機械拋光。所得結構示於圖18A至圖18C中(在光阻移除之後)。在該結構上方形成氧化物82。通過微影法將氧化物82圖案化以形成向下延伸到各種部件的接觸孔。用導電材料填充接觸孔以形成觸點84，該觸點延伸穿過氧化物82/76，以與各種部件進行電接觸。最終結構示於圖19A至圖19C中。
在記憶體單元區域2中形成的記憶體單元90最佳地示於圖20A(沿著鰭10b的剖視圖)、圖21A(鰭10b之間的剖視圖)及圖22A(平面圖)中。記憶體單元90形成在一對鰭10b上，其中鰭10b中的每一個鰭包括源極區62及汲極區64，其中鰭10b的通道區92在其間延伸。通道區92沿著鰭10b的側表面10c/10d及頂表面10e延伸。字元線閘極52a是圍繞在與汲極區64相鄰的鰭10b的頂表面與側表面10c/10d/10e周圍的導電材料層52的保留部分(即，字元線閘極52a具有沿著鰭10b的所有三個表面10c/10d/10e延伸的部分，以用於控制其中的通道區92的該部分的導電性)。浮動閘極26a是第一導電材料塊26的保留部分，設置在一對鰭10b之間，並且因此沿著鰭10b中的一個鰭的側表面10c及另一個鰭10b的側表面10d延伸(用於控制沿著那些鰭表面延伸的通道區92的那些部分的導電性)。控制閘極30a是設置在浮動閘極26a上方並與該浮動閘極絕緣的導電材料30的條的部分。抹除閘極52b是導電材料層52的保留部分，與浮動閘極26a橫向相鄰(抹除閘極的第一部分)並且部分地設置在浮動閘極26a上方(抹除閘極的第二部分)並且與源極區62相鄰。抹除閘極52b包括面向浮動閘極26a的上邊緣的凹口53，用於增強抹除效率。較佳地，其上形成有記憶體單元90的兩個鰭10b的兩個通道區92並聯操作。應當理解，雖然圖式顯示了單個記憶體單元90，但是多個記憶體單元90沿著該對鰭10b首尾形成，形成一行記憶體單元90，並且沿著平行於圖式所示的鰭10b延伸的其他鰭形成其他行的記憶體單元。
在HV裝置區域4中形成的高壓裝置94最佳地示於圖20B(沿著鰭10b的剖視圖)、圖21B(鰭10b之間的剖視圖)及圖22B(平面圖)中。高壓裝置94沿著鰭10b形成，包括HV源極區66及HV汲極區68，其中鰭10b的HV通道區96在該源極及汲極區之間延伸。HV通道區96在HV源極區66與HV汲極區68之間沿著鰭10b的側表面10c/10d及頂表面10e延伸。HV閘極52c形成為導電材料層52的保留部分，該導電材料層52的保留部分在HV源極區66與汲極區68之間圍繞在鰭10b的頂表面及側表面10c/10d/10e周圍(即，HV閘極52c具有沿著所有三個表面10c/10d/10e延伸的部分，以用於控制其中的HV通道區96的導電性)。如最佳地在圖22B所示，多個高壓裝置94可共用共同HV閘極52c，從而該多個高壓裝置94並聯操作。
在邏輯裝置區域6中形成的邏輯裝置98最佳地示於圖20C(沿著鰭10b的剖視圖)、圖21C(鰭10b之間的剖視圖)及圖22C(平面圖)中。邏輯裝置98沿著鰭10b形成，該邏輯裝置包括邏輯源極區70及邏輯汲極區72，其中鰭10b的邏輯通道區100在該源極區及汲極區之間延伸。邏輯通道區100在邏輯源極區70與邏輯汲極區72之間沿著鰭10b的側表面10c/10d及頂表面10e延伸。邏輯閘80a是在邏輯源極區70與邏輯汲極區72之間圍繞在鰭10b的頂表面及側表面10c/10d/10e周圍的導電金屬層80的那部分(即，邏輯閘80a具有沿著所有三個表面10c/10d/10e延伸的部分，以用於控制其中的邏輯通道區100的導電性)。如最佳地在圖22C中所示，多個邏輯裝置98可共用共同邏輯閘80a，進而該多個邏輯裝置98並聯操作。
上述記憶體裝置及其形成方法具有許多優點。通過將邏輯閘80a圍繞在鰭10b的頂表面及側表面10c/10d/10e周圍，邏輯裝置98的尺寸可按比例縮小(即，由於通道區100沿著鰭10b的頂表面及側表面10c/10d/10e折疊)。通過將HV閘極52c圍繞在鰭10b的頂表面及側表面10c/10d/10e周圍，HV裝置94的尺寸可按比例縮小(即，由於通道區96沿著鰭10b的頂表面及側表面10c/10d/10e折疊)。通過將字元線閘極52a圍繞在鰭10b的頂表面及側表面10c/10d/10e周圍，字元線閘極52a的性能增強並且允許按比例縮小記憶體單元90的尺寸(即，由於通道區92沿著一對鰭10b的頂表面及側表面10c/10d/10e折疊)。抹除閘極52b的底表面是平面的(即，其不圍繞在鰭10b周圍)，對於更好的抹除效率這減少了浮動閘極26a與抹除閘極52b之間的電容耦合，並且減少了抹除閘極52b與源極區62之間的電容耦合，這增加了崩潰電壓。通常在邏輯裝置金屬閘極形成之前形成記憶體單元90及高壓裝置94，使得用於形成記憶體單元及高壓裝置的熱步驟不會不利地影響邏輯裝置。記憶體單元區域2中的鰭10b的節距及間距較大，以更好地容納記憶體單元的較大部件，同時允許在鰭10b上以較小節距及間距形成更多數量的邏輯裝置98及高壓裝置94。
字元線閘極52a、抹除閘極52b及高電壓閘極52c全部由導電材料的相同層形成，該導電材料的相同層也在邏輯裝置區域6中用作虛擬材料，該虛擬材料最終被金屬邏輯閘80a替換，以簡化製造過程。在從邏輯區域6移除導電材料層52的期間，記憶體單元區域2及HV裝置區域4被光阻保護著。通過在交替的鰭10b之間(即，每隔一個鰭10b)形成浮動閘極26a，避免了浮動閘極與浮動閘極的耦合。使用金屬作為邏輯閘80a提高了性能，而使用多晶矽作為字元線閘極52a、抹除閘極52b、控制閘極30a及HV閘極52c提供了更好的公差及電子穿隧控制。浮動閘極26a通過絕緣層25與鰭10b絕緣，字元線閘極52a通過絕緣層46與鰭10b絕緣，抹除閘極52b通過絕緣層46與鰭10b絕緣，HV閘極52c通過絕緣層38/46與鰭10b絕緣，並且邏輯閘80a通過絕緣層78與鰭10b絕緣。通過分開地形成這些絕緣層中的每一個絕緣層，浮動閘極26a、字元線閘極52a、抹除閘極52b、HV閘極52c及邏輯閘80a的性能可通過為絕緣層25、46、42、38及78選擇不同的厚度及/或組成來單獨地調整。記憶體單元90形成在兩個鰭10b上，其中浮動閘極26a的程式設計狀態控制兩個鰭10b上的兩個通道區92的導電性，這兩個鰭並聯操作，使得為了更好的準確性可以對兩個通道區92中檢測到的電流加總。HV裝置94可每一個形成在多個鰭10b上，使得多個通道區96可並聯操作以用於較高電流應用。邏輯裝置98也是如此。
圖23顯示了第一另選實施方案。如圖23所示，第一導電材料塊26最初被形成為具有浮動閘極26a的期望長度，而不是將第一導電材料塊26形成(上述關聯於圖5A及圖6A)為具有比浮動閘極26a的最終長度更長的長度。通過這樣做，可省略上述關聯於圖11A的對第一導電材料塊26的蝕刻。
圖24至圖25顯示了第二另選實施方案，其中省略了上述關聯於圖10A的光阻36形成，因此使得在抹除閘極的最終位置中的氧化物24的頂表面24a也凹陷(參見圖24)。然後，如圖25所示，如上述相關於圖14A及圖15A當導電材料層52形成時，抹除閘極52b向下延伸圍繞在鰭10b周圍(即，使抹除閘極52b圍繞在鰭10b周圍，其中抹除閘極52b的部分沿著鰭表面10c/10d/10e延伸)。該實施方案的優點在於可避免至少一個光罩步驟。
圖26至圖27顯示了第三另選實施方案，其如上述相關於圖15A的記憶體單元區域2中的相同結構開始，除了硬光罩層54被圖案化以進一步暴露與導電材料30的條相鄰的導電材料層52的一部分(在字元線閘極側上)，使得對導電材料層52的蝕刻在導電材料30的條與導電材料層52的保留部分(在字元線閘極側上)之間形成間隙G，如圖26所示。然後，在對記憶體單元區域2的上述處理步驟之後，在圖27中顯示了所得的結構，其中字元線閘極52a與控制閘極30a進一步間隔開，並且在字元線閘極52a與控制閘極30a之間的鰭10b中形成另一個汲極區102。利用該實施方案，每個記憶體單元包括跨兩個鰭10b的四個通道區：第一鰭10b的第一通道區92a，該第一通道區從源極區62延伸到汲極區102(在該實施方案中，第一鰭的第一汲極區)，及第一鰭10b的第二通道區92b，該第二通道區從(第一)汲極區102延伸到汲極區64(在該實施方案中，第一鰭的第二汲極區)；第二鰭10b的第三通道區92a，該第三通道區從源極區62延伸到汲極區102(在該實施方案中，第二鰭的第一汲極區)，及第二鰭10b的第四通道區92b，該第四通道區從第二汲極區102延伸到汲極區64(在該實施方案中，第二鰭的第二汲極區)。字元線閘極52a圍繞第二通道區及第四通道區92b並控制它們的導電性。字元線閘極52a構成第一記憶體電晶體。浮動閘極26a、控制閘極30a及抹除閘極52b構成第二記憶體電晶體。通過將記憶體單元分成兩個電晶體，每個電晶體可獨立操作，這允許更好地控制來自共用同一行的未選擇單元的次臨界值漏電流，並改善高溫讀取性能及相關的記憶體劃分。
應當理解，本發明不限於上述及在本文中顯示的實施方案，而是涵蓋在由此支持的任何申請專利範圍的範圍內的任何及所有變型形式。例如，對本文中本發明的引用不旨在限制任何申請專利範圍或請求項術語的範圍，而是僅參考可由一項或多項申請專利範圍覆蓋的一個或多個特徵。上文所述的材料、製程及數值的示例僅為示例性的，而不應視為限制任何權利要求。例如，浮動閘極極可由非晶矽而不是多晶矽形成。另外，並非所有方法步驟都需要按所示的準確循序執行。最後，單個材料層可被形成為多個此類或類似材料層，反之亦然。
應當指出的是，如本文所用，術語「在…上方』及「在…上」均包括性地包括「直接在…上」(之間沒有設置中間材料、元件或空間)及「間接在…上」(之間設置有中間材料、元件或空間)。類似地，術語「相鄰」包括「直接相鄰」(之間沒有設置中間材料、元件或空間)及「間接相鄰」(之間設置有中間材料、元件或空間)，「被安裝到」包括「被直接安裝到」(之間沒有設置中間材料、元件或空間)及「被間接安裝到」(之間設置有中間材料、元件或空間)，並且「被電連接到」包括「被直接電連接到」(之間沒有將元件電連接在一起的中間材料或元件)及「被間接電連接到」(之間有將元件電連接在一起的中間材料或元件)。例如，「在基板上方」形成元件可包括在兩者間無中間材料/元件的情況下直接在基板上形成該元件，以及在兩者間有一種或多種中間材料/元件的情況下間接在基板上形成該元件。
2:記憶體單元區域 4:HV裝置區域 6:邏輯裝置區域 10:基板 10a、10b:鰭 10c、10d:側表面 10e:頂表面 12:氧化物層 14:氮化物層 16:條帶 18:光阻 20:氮化物間隔物 22a:孔 24:氧化物 24a:頂表面 25:絕緣層 26:第一導電材料塊 26a:浮動閘極 28:絕緣層 30:導電材料 30a:控制閘極 32、34:絕緣間隔物 36:光阻 38:絕緣層 40:光阻 42:絕緣間隔物 44:光阻 46:絕緣層 48:光阻 50:絕緣層 52:導電材料層 52a:字元線閘極 52b:抹除閘極 52c:HV閘極 54:硬光罩層 54a:氧化物層 54b:氮化物層 56:間隔物 58:絕緣間隔物 62:源極區 64:汲極區 66:源極區 68:汲極區 70:源極區 72:汲極區 74:阻擋層 76:氧化物 78:絕緣層 80:導電金屬層 80a:邏輯閘 82:氧化物 84:觸點 90:記憶體單元 92:通道區 92a:第一通道區 92b:第四通道區 94:高壓裝置 96:HV通道區 98:邏輯裝置 102:汲極區 110:基板 112:源極區 113:汲極區 114:通道區 115:浮動閘極 116:控制閘極 117:抹除閘極 118:選擇閘極 119:導電觸點 P1、P2、P3:節距 S1、S2、S3:間距
圖1為習知的非揮發性記憶體單元的側面剖視圖。
圖2A至圖2E是(沿列方向的)側面剖視圖，顯示在半導體基板的上表面上形成鰭的步驟。
圖3A至圖3C是側面剖視圖，顯示形成於基板的記憶體單元區域、HV裝置區域及邏輯裝置區域中的鰭。
圖4A至圖4C是顯示在基板的記憶體單元區域、HV裝置區域及邏輯裝置區域中形成的鰭的平面圖。
圖5A、7A及8A是(沿列方向的)側面剖視圖，顯示形成本發明的分離閘非揮發性記憶體單元的步驟。
圖5B、7B及8B是(沿列方向的)側面剖視圖，顯示形成本發明的HV裝置的步驟。
圖5C、7C及8C是(沿列方向的)側面剖視圖，顯示形成本發明的邏輯裝置的步驟。
圖6A是顯示形成本發明的分離閘非揮發性記憶體單元的步驟的平面圖。
圖6B是顯示本發明的HV裝置的鰭的平面圖。
圖6C是顯示形成本發明的邏輯裝置的鰭的平面圖。
圖9A至圖20A是(沿行方向的鰭)側面剖視圖，顯示形成本發明的分離閘非揮發性記憶體單元的步驟。
圖9B至圖20B是(沿行方向的鰭)側面剖視圖，顯示形成本發明的HV裝置的步驟。
圖9C至圖20C是(沿行方向的鰭)側面剖視圖，顯示形成本發明的邏輯裝置的步驟。
圖21A是(沿行方向的鰭之間)側面剖視圖，顯示本發明的分離閘非揮發性記憶體單元。
圖21B是(沿行方向的鰭之間)側面剖視圖，顯示本發明的HV裝置。
圖21C是(沿行方向的鰭之間)側面剖視圖，顯示本發明的邏輯裝置。
圖22A至圖22C是顯示本發明的分離閘非揮發性記憶體單元、HV裝置及邏輯裝置的平面圖。
圖23為本發明的第一另選實施方案中的記憶體單元區域的平面圖。
圖24及圖25是本發明的第二另選實施方案中的記憶體單元區域的側面剖視圖。
圖26及圖27是本發明的第三另選實施方案中的記憶體單元區域的側面剖視圖。
2:記憶體單元區域
10b:鰭
10c、10d:側表面
10e:頂表面
26a:浮動閘極
30a:控制閘極
52a:字元線閘極
52b:抹除閘極
62:源極區
64:汲極區
90:記憶體單元

Claims (20)

  1. 一種記憶體裝置，包括： 一半導體基板，該半導體基板具有一上表面，該上表面具有多個鰭，其中，該鰭的每個鰭向上延伸以及包括彼此相反且終止於一頂表面的第一側表面及第二側表面； 一記憶體單元，該記憶體單元形成在該多個鰭中的第一鰭及第二鰭上，該記憶體單元包括: 一第一通道區，該第一通道區在該第一鰭的一源極區與該第一鰭的一第一汲極區之間沿著該第一鰭的該頂表面及該相反的側表面延伸， 一第二通道區，該第二通道區在該第一鰭的該第一汲極區與該第一鰭的一第二汲極區之間沿著該第一鰭的該頂表面及該相反的側表面延伸， 一第三通道區，該第三通道區在該第二鰭的一源極區與該第二鰭的一第一汲極區之間沿著該第二鰭的該頂表面及該相反的側表面延伸， 一第四通道區，該第四通道區在該第二鰭的該第一汲極區與該第二鰭的一第二汲極區之間沿著該第二鰭的該頂表面及該相反的側表面延伸， 一浮動閘極，該浮動閘極設置在該第一鰭與該第二鰭之間，並且沿著該第一通道區的一第一部分及該第三通道區的一第一部分延伸， 一控制閘極，該控制閘極沿著該浮動閘極延伸並與該浮動閘極絕緣， 一抹除閘極，該抹除閘極具有與該浮動閘極橫向相鄰的一第一部分及設置在該浮動閘極上方的一第二部分，及 一字元線閘極，該字元線閘極沿著該第二通道區及該第四通道區延伸，其中，該字元線閘極沿著該第一鰭及該第二鰭的該第一側表面、該第二側表面及該頂表面延伸並且與該第一鰭及該第二鰭的該第一側表面、該第二側表面及該頂表面絕緣， 一高壓(HV)裝置，該高壓裝置形成在該多個鰭中的一第三鰭上，該高壓裝置包括： 一HV通道區，該HV通道區在該第三鰭的一HV源極區與該第三鰭的一HV汲極區之間沿著該第三鰭的該頂表面及該相反的側表面延伸，及 一HV閘極，該HV閘極沿著該HV通道區延伸，其中，該HV閘極沿著該第三鰭的該第一側表面、該第二側表面及該頂表面延伸並且與該第三鰭的該第一側表面、該第二側表面及該頂表面絕緣；及 一邏輯裝置，該邏輯裝置形成在該多個鰭的第四鰭上，該邏輯裝置包括： 一邏輯通道區，該邏輯通道區在該第四鰭的一邏輯源極區與該第四鰭的一邏輯汲極區之間沿著該第四鰭的該頂表面及該相反的側表面延伸，及 一邏輯閘，該邏輯閘沿著該邏輯通道區延伸，其中，該邏輯閘沿該第四鰭的該第一側表面、該第二側表面及該頂表面延伸並且與該第四鰭的該第一側表面、該第二側表面及該頂表面絕緣。
  2. 如請求項1之記憶體裝置，其中，該抹除閘極的該第一部分沿著該第一鰭及該第二鰭的該頂表面延伸並與該第一鰭及該第二鰭的該頂表面絕緣。
  3. 如請求項2之記憶體裝置，其中，該抹除閘極的該第一部分沿著該第一通道區的一第二部分及該第三通道區的一第二部分延伸並與該第一通道區的該第二部分及該第三通道區的該第二部分絕緣。
  4. 如請求項1之記憶體裝置，其中，該抹除閘極包括面向該浮動閘極的上邊緣的一凹口。
  5. 如請求項1之記憶體裝置，其中，該第一鰭及該第二鰭比該第三鰭及該第四鰭更高。
  6. 如請求項1之記憶體裝置，其中，該邏輯閘包括一金屬材料，並且其中，該邏輯閘通過高K絕緣材料與該第四鰭的該第一側表面、該第二側表面及該頂表面絕緣。
  7. 如請求項6之記憶體裝置，其中，該浮動閘極、該字元線閘極、該控制閘極、該抹除閘極及該HV閘極各自包括多晶矽材料。
  8. 一種形成記憶體裝置的方法，包括： 在一半導體基板的一上表面中形成多個鰭，其中，該鰭中的每個鰭向上延伸以及包括彼此相反且終止於一頂表面的第一側表面及第二側表面；以及 通過以下方式在該多個鰭中的第一鰭及第二鰭上形成一記憶體單元、在該多個鰭中的一第三鰭上形成一高電壓(HV)裝置、並且在該多個鰭中的一第四鰭上形成一邏輯裝置： 在該第一鰭與該第二鰭之間形成一浮動閘極； 在該浮動閘極上方形成一控制閘極，該控制閘極與該浮動閘極絕緣； 在該第一鰭、該第二鰭、該第三鰭及該第四鰭上方形成一導電材料層； 選擇性地移除該導電材料層的部分，留下： 一字元線閘極，該字元線閘極作為該第一鰭及該第二鰭上方的該導電材料層的一保留部分， 一抹除閘極，該抹除閘極作為該第一鰭及該第二鰭上方的該導電材料層的一保留部分，其中，該控制閘極設置在該字元線閘極與該抹除閘極之間， 一HV閘極，該HV閘極作為該第三鰭上方的該導電材料層的一保留部分，及 一虛擬閘極，該虛擬閘極作為該第四鰭上方的該導電材料層的一保留部分； 在與該抹除閘極相鄰的該第一鰭中形成一源極區區； 在與該字元線閘極相鄰的該第一鰭中形成一汲極區，其中，該第一鰭的一通道區在該第一鰭的該源極區與該第一鰭的該汲極區之間沿著該第一鰭的該頂表面及該相反的側表面延伸； 在與該抹除閘極相鄰的該第二鰭中形成一源極區； 在與該字元線閘極相鄰的該第二鰭中形成一汲極區，其中，該第二鰭的一通道區在該第二鰭的該源極區與該第二鰭的該汲極區之間沿著該第二鰭的該頂表面及該相反的側表面延伸； 在與該HV閘極相鄰的該第三鰭中形成源極區及汲極區，其中，該第三鰭的一通道區在該第三鰭的該源極區與該汲極區之間沿著該第三鰭的該頂表面及該相反的側表面延伸； 在與該虛擬閘極相鄰的該第四鰭中形成源極區及汲極區，其中，該第四鰭的一通道區在該第四鰭的該源極區與該汲極區之間沿著該第四鰭的該頂表面及該相反的側表面延伸；以及 用由金屬形成的一邏輯閘替換該虛擬閘極。
  9. 如請求項8之方法，其中，該導電材料層是多晶矽。
  10. 如請求項8之方法，其中： 該字元線閘極圍繞在該第一鰭周圍，使得該字元線閘極沿著該第一鰭的該頂表面及該相反的側表面延伸並與該第一鰭的該頂表面及該相反的側表面絕緣；並且 該字元線閘極圍繞在該第二鰭周圍，使得該字元線閘極沿著該第二鰭的該頂表面及該相反的側表面延伸並與該第二鰭的該頂表面及該相反的側表面絕緣。
  11. 如請求項10之方法，其中： 該HV閘極圍繞在該第三鰭周圍，使得該HV閘極沿著該第三鰭的該頂表面及該相反的側表面延伸並且與該第三鰭的該頂表面及該相反的側表面絕緣；以及 該邏輯閘圍繞在該第四鰭周圍，使得該邏輯閘沿著該第四鰭的該頂表面及該相反的側表面延伸並且與該第四鰭的該頂表面及該相反的側表面絕緣。
  12. 如請求項8之方法，其中： 該多個鰭還包括第五鰭及第六鰭， 該第四鰭設置在該第五鰭與該第六鰭之間， 該第四鰭與該第五鰭隔開一第一距離， 該第四鰭與該第六鰭隔開該第一距離， 該第一鰭與該第二鰭隔開一第二距離，以及 該第二距離大於該第一距離。
  13. 如請求項12之方法，其中： 該多個鰭還包括第七鰭及第八鰭， 該第三鰭設置在該第七鰭與該第八鰭之間， 該第三鰭與該第七鰭隔開一第三距離， 該第三鰭與該第八鰭隔開該第三距離，並且 該第二距離大於該第三距離。
  14. 如請求項8之方法，其中： 該抹除閘極圍繞在該第一鰭周圍，使得該抹除閘極沿著該第一鰭的該頂表面及該相反的側表面延伸並與該第一鰭的該頂表面及該相反的側表面絕緣；並且 該抹除閘極圍繞在該第二鰭周圍，使得該抹除閘極沿著該第二鰭的該頂表面及該相反的側表面延伸並與該第二鰭的該頂表面及該相反的側表面絕緣。
  15. 一種形成記憶體裝置的方法，包括： 在一半導體基板的一上表面中形成多個鰭，其中，該鰭中的每個鰭向上延伸以及包括彼此相反且終止於一頂表面的第一側表面及第二側表面；以及 通過以下方式在該多個鰭中的第一鰭及第二鰭上形成一記憶體單元、在該多個鰭中的一第三鰭上形成一高電壓(HV)裝置、並且在該多個鰭中的一第四鰭上形成一邏輯裝置： 在該第一鰭與該第二鰭之間形成一浮動閘極； 在該浮動閘極上方形成一控制閘極，且該控制閘極與該浮動閘極絕緣； 在該第一鰭、該第二鰭、該第三鰭及該第四鰭上方形成一導電材料層； 選擇性地移除該導電材料層的部分，留下： 一字元線閘極，該字元線閘極作為該第一鰭及該第二鰭上方的該導電材料層的一保留部分， 一抹除閘極，該抹除閘極作為該第一鰭及該第二鰭上方的該導電材料層的一保留部分，其中，該控制閘極設置在該字元線閘極與該抹除閘極之間， 一HV閘極，該HV閘極作為該第三鰭上方的該導電材料層的一保留部分，及 一虛擬閘極，該虛擬閘極作為該第四鰭上方的該導電材料層的一保留部分； 在與該抹除閘極相鄰的該第一鰭中形成一源極區； 在與該字元線閘極相鄰的該第一鰭中形成一第一汲極區； 在該第一鰭中在該字元線閘極與該控制閘極之間形成一第二汲極區，其中，該第一鰭的一第一通道區在該第一鰭的該源極區與該第一鰭的該第二汲極區之間沿著該第一鰭的該頂表面及該相反的側表面延伸，以及其中，該第一鰭的一第二通道區在該第一鰭的該第一汲極區與該第一鰭的該第二汲極區之間沿著該第一鰭的該頂表面及該相反的側表面延伸； 在與該抹除閘極相鄰的該第二鰭中形成一源極區； 在與該字元線閘極相鄰的該第二鰭中形成一第一汲極區； 在該第二鰭中在該字元線閘極與該控制閘極之間形成一第二汲極區，其中，該第二鰭的一第一通道區在該第二鰭的該源極區與該第二鰭的該第二汲極區之間沿著該第二鰭的該頂表面及該相反的側表面延伸，並且其中，該第二鰭的第二通道區在該第二鰭的該第一汲極區與該第二鰭的該第二汲極區之間沿著該第二鰭的該頂表面及該相反的側表面延伸； 在與該HV閘極相鄰的該第三鰭中形成源極區及汲極區，其中，該第三鰭的一通道區在該第三鰭的該源極區與該汲極區之間沿著該第三鰭的該頂表面及該相反的側表面延伸； 在與該虛擬閘極相鄰的該第四鰭中形成個源極區及汲極區，其中，該第四鰭的一通道區在該第四鰭的該源極區與該汲極區之間沿著該第四鰭的該頂表面及該相反的側表面延伸；以及 用由金屬形成的一邏輯閘替換該虛擬閘極。
  16. 如請求項15之方法，其中，該導電材料層是多晶矽。
  17. 如請求項15之方法，其中： 該字元線閘極圍繞在該第一鰭周圍，使得該字元線閘極沿著該第一鰭的該頂表面及該相反的側表面延伸並與該第一鰭的該頂表面及該相反的側表面絕緣；並且 該字元線閘極圍繞在該第二鰭周圍，使得該字元線閘極沿著該第二鰭的該頂表面及該相反的側表面延伸並與該第二鰭的該頂表面及該相反的側表面絕緣。
  18. 如請求項17之方法，其中： 該HV閘極圍繞在該第三鰭周圍，使得該HV閘極沿著該第三鰭的該頂表面及該相反的側表面延伸並且與該第三鰭的該頂表面及該相反的側表面絕緣；並且 該邏輯閘圍繞在該第四鰭周圍，使得該邏輯閘沿著該第四鰭的該頂表面及該相反的側表面延伸並且與該第四鰭的該頂表面及該相反的側表面絕緣。
  19. 如請求項15之方法，其中： 該多個鰭還包括第五鰭及第六鰭， 該第四鰭設置在該第五鰭與該第六鰭之間， 該第四鰭與該第五鰭隔開一第一距離， 該第四鰭與該第六鰭隔開該第一距離， 該第一鰭與該第二鰭隔開一第二距離， 該第二距離大於該第一距離。
  20. 如請求項19之方法，其中： 該多個鰭還包括第七鰭及第八鰭， 該第三鰭設置在該第七鰭與該第八鰭之間， 該第三鰭與該第七鰭隔開一第三距離， 該第三鰭與該第八鰭隔開該第三距離， 該第二距離大於該第三距離。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7423310B2 (en) 2004-09-29 2008-09-09 Infineon Technologies Ag Charge-trapping memory cell and charge-trapping memory device
KR101100428B1 (ko) 2005-09-23 2011-12-30 삼성전자주식회사 ＳＲＯ(Ｓｉｌｉｃｏｎ Ｒｉｃｈ Ｏｘｉｄｅ) 및 이를적용한 반도체 소자의 제조방법
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
CN201193113Y (zh) 2007-11-28 2009-02-11 张仁孚 热转印智能打印装置
US8461640B2 (en) 2009-09-08 2013-06-11 Silicon Storage Technology, Inc. FIN-FET non-volatile memory cell, and an array and method of manufacturing
US9305930B2 (en) * 2013-12-11 2016-04-05 Globalfoundries Inc. Finfet crosspoint flash memory
KR102056995B1 (ko) 2015-11-03 2019-12-17 실리콘 스토리지 테크놀로지 인크 금속 게이트들을 갖는 분리형 게이트 비휘발성 플래시 메모리 셀 및 이를 제조하는 방법
KR102488209B1 (ko) * 2015-12-18 2023-01-16 플로디아 코포레이션 메모리 셀, 불휘발성 반도체 기억 장치, 및 불휘발성 반도체 기억 장치의 제조 방법
US9985042B2 (en) 2016-05-24 2018-05-29 Silicon Storage Technology, Inc. Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells
US10937879B2 (en) * 2017-11-30 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10312247B1 (en) * 2018-03-22 2019-06-04 Silicon Storage Technology, Inc. Two transistor FinFET-based split gate non-volatile floating gate flash memory and method of fabrication
US10468428B1 (en) * 2018-04-19 2019-11-05 Silicon Storage Technology, Inc. Split gate non-volatile memory cells and logic devices with FinFET structure, and method of making same
US10937794B2 (en) * 2018-12-03 2021-03-02 Silicon Storage Technology, Inc. Split gate non-volatile memory cells with FinFET structure and HKMG memory and logic gates, and method of making same
US11569251B2 (en) * 2019-08-08 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage polysilicon gate in high-K metal gate device

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