JP6228238B2 - 増大したチャネル領域有効幅を有する不揮発性メモリセル及びその製造方法 - Google Patents

増大したチャネル領域有効幅を有する不揮発性メモリセル及びその製造方法 Download PDF

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Description

（関連出願の相互参照）
本出願は、２０１３年３月１４日に出願された米国仮出願第６１／７８４，５５６号の利益を主張する。上記仮出願は、参照により本明細書に組み込まれる。
（発明の分野）
本発明は、不揮発性メモリデバイスに関する。
分割ゲート不揮発性メモリデバイスは、当該技術分野において周知である。例えば、米国特許第７，９２７，９９４号は分割ゲート不揮発性メモリセルを開示しており、これは全ての用途について、参照により本明細書に組み込まれる。図１は、半導体基板１２上に形成された、このような分割ゲートメモリセルの例を図示する。ソース及びドレイン領域１６及び１４は、基板１２の拡散領域として形成され、それらの間のチャネル領域１８を画定する。メモリセルは下記の４つの導電性ゲートを含む。すなわち、チャネル領域１８の第１の部分及びソース領域１６の部分の上に配置され、これらから絶縁される浮遊ゲート２２と、浮遊ゲート２２の上に配置され、浮遊ゲート２２から絶縁される制御ゲート２６と、ソース領域１６の部分の上に配置され、ソース領域１６から絶縁される消去ゲート２４と、チャネル領域１８の第２の部分の上に配置され、チャネル領域１８の第２の部分から絶縁される選択ゲート２０と、である。導電性コンタクト１０が、ドレイン領域１４に電気的に接続するために形成されることがある。
メモリセルは、かかるメモリセルの列が分離領域の列によって分離された状態で、アレイ状に配置される。分離領域は、絶縁材が形成される基板の部分である。既知の分離領域形成技術はＳＴＩであり、ＳＴＩは基板の表面にトレンチを形成することと、トレンチを絶縁材（例えば二酸化シリコン−酸化物）で埋めることとを含む。ＳＴＩ絶縁材２８は、基板１２と通常同じ高さであるか、又はそれよりもわずかに高い上面を有する。図２は、メモリセル及び分離領域２８の従来の配置を図示する。メモリセルの行全体のための選択ゲート２０は、ＳＴＩ絶縁材２８の列を横切って延在する、単一の導電性ライン（通常、ワード線と呼ばれる）として形成される。制御ゲート２６は、メモリセルの行に沿って延在する連続的な制御ゲートラインとして同様に形成され、消去ゲート２４も同様である。
デバイス形状が縮小し続ける程、メモリセルアレイを低電圧で動作させることが難しくなる。例えば、読み出し電圧（例えば、ドレイン１４の正電圧）を下げると（チャネル領域１８内の）読み出しセル電流は低くなり、また選択ゲート電圧を下げるとサブスレショルドリーク（sub-threshold leakage）は高くなる。リークを抑制するために選択ゲート電圧を上げると、読み出しセル電流が抑制されるであろう。サブスレショルドリークを損なうことなく、読み出し動作中のセル電流を改善する必要がある。
前述の問題及び必要性は、第１の導電型であって、表面を有する半導体材料の基板と、基板内に形成される離間した分離領域であって、実質的に互いに平行であり、第１の方向に延在し、隣接する分離領域のそれぞれの対の間に活性領域のある分離領域と、を含む、メモリデバイスのアレイを提供することにより処理される。分離領域のそれぞれは、基板の表面の中へと形成されるトレンチと、トレンチ内に形成される絶縁材とを含み、絶縁材の上面の少なくとも一部は、基板の表面の下に窪んでいる。活性領域のそれぞれは、メモリセルの列を含む。メモリセルのそれぞれは、基板内に形成され、第１の導電型とは異なる第２の導電型の離間した第１及び第２の領域であって、第１の領域と第２の領域との間に、基板のチャネル領域が配置される、第１及び第２の領域と、チャネル領域の第１の部分の上に配置され、チャネル領域の第１の部分から絶縁される浮遊ゲートと、チャネル領域の第２の部分の上に配置され、チャネル領域の第２の部分から絶縁される選択ゲートと、を含む。選択ゲートは、第１の方向と垂直な第２の方向にそれぞれ延在し、メモリセルの列のそれぞれのうちのメモリセルの１つのための選択ゲートをそれぞれ形成する、連続的なワード線として形成される。ワード線のそれぞれの部分は、トレンチの中へと下方に、かつ分離領域内の絶縁材の上に延在して、それぞれのメモリセルにおいて、ワード線が、基板の上面の上に配置され、基板の上面から絶縁され、またワード線が、トレンチの側壁に対して横方向に隣接するように配置され、トレンチの側壁から絶縁される。
メモリデバイスのアレイを形成する方法は、第１の導電型であって、表面を有する半導体材料の基板を提供する工程と、離間した分離領域を基板内に形成する工程と、を含み、分離領域は実質的に互いに平行であり、第１の方向に延在し、隣接する分離領域のそれぞれの対の間に活性領域がある。分離領域のそれぞれは、基板の表面の中へとトレンチを形成する工程と、トレンチ内に絶縁材を形成する工程と、により形成され、絶縁材の上面の少なくとも一部は、基板の表面の下に窪んでいる。方法は、活性領域のそれぞれの中にメモリセルの列を形成する工程を更に含み、それぞれのメモリセルを形成する工程は、基板内に、第１の導電型とは異なる第１の導電型の離間した第１及び第２の領域を形成する工程であって、第１の領域と第２の領域との間に、基板のチャネル領域が配置される、第１及び第２の領域を形成する工程と、チャネル領域の第１の部分の上にあってチャネル領域の第１の部分から絶縁される浮遊ゲートを形成する工程と、チャネル領域の第２の部分の上にあってチャネル領域の第２の部分から絶縁される選択ゲートを形成する工程と、を含む。選択ゲートは、第１の方向と垂直な第２の方向にそれぞれ延在し、メモリセルの列のそれぞれのうちのメモリセルの１つのための選択ゲートをそれぞれ形成する、連続的なワード線として形成される。ワード線のそれぞれの部分は、トレンチの中へと下方に、かつ分離領域内の絶縁材の上に延在して、それぞれのメモリセルにおいて、ワード線が、基板の上面の上に配置され、基板の上面から絶縁され、またワード線が、トレンチの側壁に対して横方向に隣接するように配置され、トレンチの側壁から絶縁される。
本発明の他の目的及び特徴は、明細書、請求項、及び付属の図面を見直すことにより明らかになるであろう。
従来のメモリセルの横断面図である。 従来のメモリセルアレイの斜視断面図である。 本発明のメモリセルアレイの斜視断面図である。 分離領域を形成するために本発明の方法の最初の工程で使用される半導体基板の上面図である。 本発明の初期の処理工程を示す、構造の４Ｂ−４Ｂ線による断面図である。 図４Ｂの構造の処理の次の工程を示す構造の上面図であり、分離領域が画定されている。 構造に形成された分離トレンチを示す、図４Ｃの構造の４Ｄ−４Ｄ線による断面図である。 分離トレンチ内の材料の分離ブロックの形成を示す、図４Ｄの構造の断面図である。 分離領域の最終構造を示す、図４Ｅの構造の断面図である。 本発明の不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図４Ｆの半導体構造の５Ａ−５Ａ線による横断面図である。 本発明の不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図４Ｆの半導体構造の５Ａ−５Ａ線による横断面図である。 本発明の不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図４Ｆの半導体構造の５Ａ−５Ａ線による横断面図である。 本発明の不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図４Ｆの半導体構造の５Ａ−５Ａ線による横断面図である。 本発明の不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図４Ｆの半導体構造の５Ａ−５Ａ線による横断面図である。 本発明の不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図４Ｆの半導体構造の５Ａ−５Ａ線による横断面図である。 本発明の不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図４Ｆの半導体構造の５Ａ−５Ａ線による横断面図である。 本発明の不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図４Ｆの半導体構造の５Ａ−５Ａ線による横断面図である。 本発明の不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図４Ｆの半導体構造の５Ａ−５Ａ線による横断面図である。 本発明の不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図４Ｆの半導体構造の５Ａ−５Ａ線による横断面図である。 本発明の不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図４Ｆの半導体構造の５Ａ−５Ａ線による横断面図である。 本発明の不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図４Ｆの半導体構造の５Ａ−５Ａ線による横断面図である。 選択ゲート及び消去ゲートの形成の代替の実施形態を示す横断面図である。
本発明は、少なくとも選択ゲートの下にあるチャネル領域の有効幅を増大させ、隣接する分離領域（従来、チャネル領域の幅を規定する）間の距離よりも広くすることにより、上述の問題を解決する。この変更により、サブスレショルドリークを損なうことなく、読み出し動作中のセル電流が改善される。
図３は広い有効チャネル領域幅を有するメモリセル形状を図示し、これは図２に示された形状と同様である（同様の要素を同じ参照番号で識別する）。大きな違いは、ワード線１２０の下の分離材１２８の部分について、分離材１２８の上部は基板１２の上面１２ａの下に窪んでおり、ワード線１２０は分離領域内で基板１２の上面１２ａの下に延在していることである。このようにすることで、ワード線１２０は、分離領域列１２８の間の基板１２の周囲を包むことになる。この形状により、それぞれの選択ゲート２０の下の有効チャネル領域幅Ｗが、隣接する分離領域間の距離Ｄよりも大きくなる。それぞれの選択ゲート２０の下の有効チャネル領域幅Ｗが大きくなることにより、サブスレショルドリークを損なうことなく、読み出し動作中のセル電流が改善される。
図３のメモリセル形状の形成方法は、図４Ａ〜図４Ｆ及び図５Ａ〜図５Ｌに図示される。本方法は、好ましくは、Ｐ型であり、当業界では既知である半導体基板１２から開始される。
分離領域形成
図４Ａ〜図４Ｆは、基板上の分離領域を形成する既知のＳＴＩ法を示す。図４Ａを参照すると、好ましくは、Ｐ型であり、当業界では既知の半導体基板１２（又は半導体井戸）の上平面図が示される。第１及び第２の材料層３０及び３１は、基板の上に形成される（例えば、成長する又は堆積される）。例えば、第１の層３０は、二酸化シリコン（以下、「酸化物」と称す）であってもよく、酸化作用又は酸化物蒸着（例えば、化学気相成長法又はＣＶＤ）などの任意の既知の手法により基板１２上に形成される。窒素ドープ酸化物又は他の絶縁性誘電体も使用してもよい。第２の層３１は、窒化ケイ素（以下、「窒化物」と称す）であってもよく、好ましくは、ＣＶＤ法又はＰＥＣＶＤ法により酸化物層３０上に形成される。図４Ｂは、結果得られる構造の断面を図示する。
第１及び第２の層３０／３１が形成されると、好適なフォトレジスト材料３２を窒化物層３１上に塗布し、マスキング工程を行い、図４Ｃに示すように、Ｙ又は列方向に延在する特定領域（ストライプ３３）からフォトレジスト材料を選択的に除去する。フォトレジスト材料３２を除去したところに、標準的なエッチング技術（つまり異方性窒化物及び酸化物／誘電体エッチング処理）を使って、露出された窒化物層３１と酸化物層３０とをストライプ３３内でエッチングし、構造内にトレンチ３４を形成する。その後、シリコンエッチング処理を使って、図４Ｄに示すように、シリコン基板１２の中へトレンチ３４を下方に延在させる。フォトレジスト３２が除去されていないところに、窒化物層３１と酸化物層３０とが残存する。図４Ｄに示すその結果得られる構造により、分離領域３６と織り交ぜられた活性領域３５が画定される。
この構造を更に処理し、残存するフォトレジスト３２を除去する。その後、二酸化シリコン等の分離材は、厚い酸化物層を堆積することによってトレンチ３４に形成され、続いて化学的機械的研磨又はＣＭＰエッチングを（窒化物層３１をエッチング停止部として使用して）行い、図４Ｅに示すように、トレンチ３４内の酸化物ブロック１２８を除く、酸化物層を除去する。その後、残存する窒化物層３１及び酸化物層３０は、窒化物／酸化物エッチング処理を使用して除去され、図４Ｆに示すように、分離領域３６に沿って延在するＳＴＩ酸化物ブロック１２８が残される。
図４Ａ〜図４Ｆは、基板のメモリセルアレイ領域を図示し、そこでメモリセルの列は、分離領域３６によって離間される活性領域３５に形成されるであろう。基板１２は、少なくとも１つの周辺領域も含むことに留意するべきであり、周辺領域内には、メモリセルアレイ領域に形成されたメモリセルを動作させるために使用されるであろう制御回路が形成される。好ましくは、前述の同じＳＴＩ処理中に、分離ブロック１２８も周辺領域内に形成される。
メモリセル形成
図４Ｆに示す構造は、以下の通り更に処理される。図５Ａ〜図５Ｌは、本発明の次の処理工程が実行されるときに、図４Ｆに直交する視点から見た活性領域３５にある構造の（図４Ｃ及び図４Ｆに示す５Ａ−５Ａ線による）断面を示す。図５Ａから始まり、基板１２上の二酸化シリコンの層４０の形成が示されている。その後、ポリシリコン（又はアモルファスシリコン）の第１の層４２が、二酸化シリコンの層４０の上に堆積又は形成される。ポリシリコンの第１の層４２はその後、活性領域３５と平行な方向にパターン化される（分離領域３６からポリシリコンを除去する）。
図５Ｂを参照すると、二酸化シリコン（又は更には、ＯＮＯなどの複合層）などの別の絶縁層４４は、ポリシリコンの第１の層４２上に堆積されるか、又は形成される。ポリシリコンの第２の層４６は、次に層４４上に堆積されるか、又は形成される。絶縁体の別の層４８は、ポリシリコンの第２の層４６上に堆積されるか、又は形成され、その後のドライエッチング中のハードマスクとして使用される。好ましい実施形態において、層４８は複合層であり、窒化ケイ素４８ａ、二酸化シリコン４８ｂ、及び窒化ケイ素４８ｃを含む。
図５Ｃを参照すると、フォトレジスト材料（図示せず）は、図５Ｂに示される構造上に堆積され、フォトレジスト材料の選択部分を露出してマスキング工程が実施される。フォトレジストは現像され、そのフォトレジストをマスクとして使用して、構造がエッチングされる。複合層４８、ポリシリコンの第２の層４６、絶縁層４４は、次にポリシリコンの第１の層４２が露出されるまで異方性エッチングされる。この結果得られた構造が図５Ｃに示される。２つの「積層体」Ｓ１及びＳ２だけが示されるが、互いに分離した、多数のそのような「積層体」が存在することは明らかである。
図５Ｄを参照すると、二酸化シリコン４９は、その構造上に堆積されるか、又は形成される。この後に窒化ケイ素層５０の堆積が続く。二酸化シリコン４９及び窒化ケイ素５０は、異方性エッチングされ、積層体Ｓ１及びＳ２のそれぞれの周囲に（二酸化シリコン４９及び窒化ケイ素５０の混合である）スペーサ５１を残す。この結果得られた構造が図５Ｄに示される。
図５Ｅを参照すると、フォトレジストマスク４７は、積層体Ｓ１とＳ２との間、及び他の代替の対の積層体の間の領域上に形成される。この議論のために、積層体Ｓ１とＳ２との間のこの領域を「内側領域」と呼び、フォトレジストによって覆われない領域を「外側領域」と呼ぶ。外側領域内の露出した第１のポリシリコン４２は、異方性エッチングされる。酸化物層４０は、同様に異方性エッチングされる。この結果得られた構造が図５Ｅに示される。
図５Ｆを参照すると、フォトレジスト材料４７は、図５Ｅに示される構造から除去される。酸化物の層５２が、次に堆積されるか、形成される。酸化物層５２は次に、積層体Ｓ１及びＳ２に隣接したスペーサ５２を残す異方性エッチングの対象となる。この結果得られた構造が図５Ｆに示される。
図５Ｇを参照すると、フォトレジスト材料５３は、次に堆積され、またマスクされて積層体Ｓ１とＳ２との間の内側領域内の開口部を残す。また、図５Ｅに示される図と同様に、フォトレジストは他の代替の対の積層体の間にある。積層体Ｓ１と５２との（及び他の代替の対の積層体）間の内側領域内のポリシリコン４２は、異方性エッチングされる。ポリシリコン４２の下の二酸化シリコン層４０もまた、異方性エッチングされてもよい。これに伴う構造は、第２の領域１６を形成する高電圧イオン注入の対象となる。この結果得られた構造が図５Ｇに示される。
図５Ｈを参照すると、内側領域内の積層体Ｓ１及びＳ２に隣接する酸化物スペーサ５２は、例えばウェットエッチング又はドライ等方性エッチングによって除去される。図５Ｉを参照すると、積層体Ｓ１及びＳ２の外側領域内のフォトレジスト材料５３は除去される。二酸化シリコン５４は、至る所に堆積されるか、又は形成される。この結果得られた構造が図５Ｉに示される。
図５Ｊを参照すると、この構造は、再度フォトレジスト材料によって覆われ、またマスキング工程が実施されて積層体Ｓ１及びＳ２の外側領域を露出し、かつ積層体Ｓ１とＳ２との間の内側領域を覆うフォトレジスト材料５５を残す。酸化物異方性エッチングは、積層体Ｓ１及びＳ２の外側領域内のスペーサ５４の厚さを低減するため、また二酸化シリコンを外側領域内の露出したシリコン基板１２から完全に除去するために実施される。この結果得られた構造が図５Ｊに示される。
フォトレジスト材料５５を除去し、新しいフォトレジスト材料を堆積させた後、マスキング工程を実施し、活性領域３５及び分離領域３６を横切って延在するフォトレジストのストライプが、積層体Ｓ１及びＳ２並びに内側領域を覆うが、積層体Ｓ１及びＳ２の外側領域並びに分離領域の対応する部分は露出されるようにする。その後、異方性酸化物エッチングを実施して、分離領域３６内のＳＴＩ酸化物ブロック１２８の上面を窪ませ、基板１２の表面よりも下にあるようにする。二酸化シリコンの薄層５６が構造上に形成される。この酸化物層５６は、選択ゲートと基板１２との間のゲート酸化物である。この結果得られた活性領域構造が図５Ｋに示される。
図５Ｌを参照すると、ポリシリコンは至る所に堆積される。その後、ポリシリコンの層は、ポリエッチング（poly etch）（例えばＣＭＰ）の対象となる。マスキング工程を使用して、積層体Ｓ１及びＳ２の外側領域内のポリ層（poly layer）の部分以外、構造をフォトレジストで覆う。ポリエッチングを実施し、積層体Ｓ１及びＳ２の外側領域内のポリシリコンのブロック１２０を形成する（これは、コモン第２領域１６を共有しながら互いに隣接する２つのメモリセルの選択ゲート１２０を形成する）。ブロック１２０は、メモリセルの行全体を横切って延在する連続的なワード線として形成される。ワード線１２０は活性領域３５内の酸化物層５６の上に延在し、またトレンチ３４の中へ下方に、かつ分離領域３６のトレンチ３４内の酸化物１２８の上に延在する。加えて、積層体Ｓ１及びＳ２の内側領域内のポリシリコンのブロック２４は、２つの隣接するメモリセルによって共有される単一の消去ゲート２４を形成する。絶縁体の層６２がこの構造に堆積される。好ましい実施形態において、絶縁体６２は複合層であり、二酸化シリコン、及び窒化ケイ素を含む。その後、イオン注入工程が実施され、第１領域１４を形成する。別の面でこれらのメモリセルのそれぞれがコモン第１領域１４を共有する。絶縁体層及び金属化層は、その後堆積され、ビット線コンタクト６４を形成するようにパターン化される。この結果得られた構造が図５Ｌに示される。
あるいは、選択ゲート１２０及び消去ゲート２４をポリスペーサ（poly spacer）として形成できる。具体的には、図５Ｋの構造から始まり、ポリシリコンが至る所に堆積される。ポリシリコンの層は、コモン第２領域１６を共有しながら互いに隣接する２つのメモリセルの選択ゲート１２０を形成する積層体Ｓ１及びＳ２の外側領域内のスペーサを形成する異方性エッチングの対象となる。これらのスペーサは、上述のように、メモリセルの行全体を横切って延在する連続的なワード線として形成される（すなわち、活性領域３５内の酸化物層５６の上に延在し、またトレンチ３４の中へ下方に、かつ分離領域３６のトレンチ３４内の酸化物１２８の上に延在する）。加えて、積層体Ｓ１及びＳ２の内側領域内のスペーサは結合されて、２つの隣接するメモリセルによって共有される単一の消去ゲート２４を形成する。絶縁体の層６２が構造の上に堆積された後、イオン注入工程が実施されて第１領域１４が形成され、その後絶縁体層及び金属化層が堆積され、ビット線コンタクト６４を形成するようにパターン化される。この結果得られた構造が図６に示される。
上述のメモリセル形状では、少なくとも選択ゲート２０の下のチャネル領域の有効幅が、隣接する分離領域３６の間の距離よりも広く、これによりサブスレショルドリークを損なうことなく、読み出し動作中のセル電流が改善される。これは、ワード線２０を基板の上面の上に配置し、基板の上面から絶縁するとともに、ワード線２０をトレンチ３４の側壁に対して横方向に隣接するように配置し、トレンチ３４の側壁から絶縁して、基板１２のこれらの部分の導電性を制御することにより達成される。
本発明は、上述され、本明細書で例示される実施形態（複数可）に限定されるものではないが、添付の特許請求の範囲内にあるありとあらゆる変更例を包含することは理解されるべきである。例えば、本明細書における本発明に対する言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって包含され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、例示的なものにすぎず、特許請求の範囲を限定するものと見なされるべきではない。更に、特許請求及び明細書を見てわかるように、全ての方法の工程が例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。材料の単一層は、そのような又は類似の材料の複数層として形成することができ、そして、逆もまた同様である。本明細書で使用される場合、「形成する」及び「形成される」という用語は、材料の堆積、材料の成長、又は開示若しくは請求されるように材料を提供する、他の任意の技術を含む。最後に、本発明は４つのゲートメモリセル（浮遊ゲート、選択ゲート、消去ゲート及び制御ゲート）のコンテキストにおいて開示されているが、これよりも多いか、又は少ない数のゲートを有するメモリセルにも適用可能である。例えば、メモリセルは、選択ゲート及び浮遊ゲートのみを有する分割ゲートメモリセルであってもよい。
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接（directly on）」（中間物質、要素、又は空間がそれらの間に何ら配置されない）と、「の上に間接的に（indirectly on）」（中間物質、要素、又は空間がそれらの間に配置される）と、を包括的に含むことに留意するべきである。同様に、「隣接する」という用語は、「直接隣接する」（中間材料、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接する」（中間材料、要素、又は空間がそれらの間に配置される）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

Claims (7)

  1. メモリデバイスのアレイであって、
    第１の導電型であって、上面を有する半導体材料の基板と、
    前記基板内に形成される離間した分離領域であって、実質的に互いに平行であり、第１の方向に延在し、隣接する分離領域のそれぞれの対の間に活性領域のある分離領域と、を含み、
    前記分離領域のそれぞれは、前記基板の上面の下で延在するとともに前記上面の中へ形成されるトレンチと、前記トレンチ内に形成される絶縁材とを含み、前記絶縁材の上面の少なくとも一部は、前記基板の上面の下に窪んでおり、
    前記活性領域のそれぞれはメモリセルの列を含み、前記メモリセルのそれぞれは、
    前記基板の上面に沿って形成され、前記第１の導電型とは異なる第２の導電型の離間した第１及び第２の領域であって、前記第１の領域と前記第２の領域との間に、前記基板のチャネル領域が配置される、第１及び第２の領域と、
    前記チャネル領域の第１の部分の上に配置され、前記チャネル領域の第１の部分から絶縁される浮遊ゲートと、
    前記チャネル領域の第２の部分の上に配置され、前記チャネル領域の第２の部分から絶縁される選択ゲートと、を含み、
    前記選択ゲートは、前記第１の方向と垂直な第２の方向にそれぞれ延在し、前記メモリセルの列のそれぞれのうちの前記メモリセルの１つのための前記選択ゲートをそれぞれ形成する、連続的なワード線として形成されるとともに、前記ワード線のそれぞれの部分は、前記トレンチの中へと下方に、かつ前記分離領域内の前記絶縁材の上に延在して、それぞれのメモリセルにおいて、
    前記ワード線の第１の部分が、前記基板の上面の上に配置され、前記基板の上面から絶縁され、
    前記ワード線の第２の部分が、前記基板の上面から下に延在する前記トレンチの一つの第１の側壁に対して横方向に隣接するように配置され、前記トレンチの第１の側壁から絶縁され、
    前記ワード線の第３の部分が、前記基板の上面から下に延在する前記トレンチの他の一つの第２の側壁に対して横方向に隣接するように配置され、前記トレンチの第２の側壁から絶縁され、
    これにより、前記基板の上面及び前記第１及び第２の側壁が前記チャネル領域を形成し、
    前記浮遊ゲートのそれぞれは、前記浮遊ゲートのそれぞれのいずれの部分が前記トレンチに延在することなく前記基板の上面上に配置された導電材料であり、前記基板の上面から絶縁される、メモリデバイスのアレイ。
  2. 前記メモリセルのそれぞれは、
    前記浮遊ゲートの上に配置され、前記浮遊ゲートから絶縁される制御ゲートと、
    前記第１の領域の上に配置され、前記第１の領域から絶縁される消去ゲートと、を更に含む、請求項１に記載のメモリデバイスのアレイ。
  3. 前記メモリセルのそれぞれにおいて、前記浮遊ゲートの部分は、前記第１の領域の上に配置され、前記第１の領域から絶縁される、請求項２に記載のメモリデバイスのアレイ。
  4. メモリデバイスのアレイを形成する方法であって、
    第１の導電型であって、上面を有する半導体材料の基板を提供する工程と、
    離間した分離領域を前記基板内に形成する工程であって、前記分離領域は実質的に互いに平行であり、第１の方向に延在し、隣接する分離領域のそれぞれの対の間に活性領域があり、前記分離領域のそれぞれは、
    前記基板の上面の下で延在するとともに前記上面の中へとトレンチを形成する工程と、
    前記トレンチ内に絶縁材を形成する工程と、により形成され、前記絶縁材の上面の少なくとも一部は、前記基板の上面の下に窪んでいる、工程と、
    前記活性領域のそれぞれの中にメモリセルの列を形成する工程であって、それぞれのメモリセルを形成する工程は、
    前記基板の上面に沿って、前記第１の導電型とは異なる第２の導電型の離間した第１及び第２の領域を形成する工程であって、前記第１の領域と前記第２の領域との間に、前記基板のチャネル領域が配置される、第１及び第２の領域を形成する工程と、
    前記チャネル領域の第１の部分の上にあって前記チャネル領域の第１の部分から絶縁される浮遊ゲートを形成する工程と、
    前記チャネル領域の第２の部分の上にあって前記チャネル領域の第２の部分から絶縁される選択ゲートを形成する工程と、を含む、工程と、を含み、
    前記選択ゲートは、前記第１の方向と垂直な第２の方向にそれぞれ延在し、前記メモリセルの列のそれぞれのうちの前記メモリセルの１つのための選択ゲートをそれぞれ形成する、連続的なワード線として形成されるとともに、前記ワード線のそれぞれの部分は、前記トレンチの中へと下方に、かつ前記分離領域内の前記絶縁材の上に延在して、それぞれのメモリセルにおいて、
    前記ワード線の第１の部分が、前記基板の上面の上に配置され、前記基板の上面から絶縁され、
    前記ワード線の第２の部分が、前記基板の上面から下に延在する前記トレンチの一つの第１の側壁に対して横方向に隣接するように配置され、前記トレンチの第１の側壁から絶縁され、
    前記ワード線の第３の部分が、前記基板の上面から下に延在する前記トレンチの他の一つの第２の側壁に対して横方向に隣接するように配置され、前記トレンチの第２の側壁から絶縁され、
    これにより、前記基板の上面及び前記第１及び第２の側壁が前記チャネル領域を形成し、
    前記浮遊ゲートのそれぞれは、前記浮遊ゲートのそれぞれのいずれの部分が前記トレンチに延在することなく前記基板の上面上に配置された導電材料であり、前記基板の上面から絶縁される、方法。
  5. 前記メモリセルのそれぞれを形成する工程は、
    前記浮遊ゲートの上にあって前記浮遊ゲートから絶縁された制御ゲートを形成する工程と、
    前記第１の領域の上にあって前記第１の領域から絶縁された消去ゲートを形成する工程と、を更に含む、請求項４に記載の方法。
  6. 前記メモリセルのそれぞれにおいて、前記浮遊ゲートの部分は、前記第１の領域の上に配置され、前記第１の領域から絶縁される、請求項５に記載の方法。
  7. 前記分離領域のそれぞれを形成する工程は、
    前記基板の上面の中へと前記トレンチを形成する工程と、
    前記トレンチ内に前記絶縁材を形成する工程と、
    前記トレンチ内の前記絶縁材の上部を除去して、前記絶縁材の上面の少なくとも一部を、前記基板の上面の下に窪ませる工程と、を含む、請求項４に記載の方法。
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